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    Initialization of multi-core processing system
    1.
    发明授权
    Initialization of multi-core processing system 有权
    多核处理系统的初始化

    公开(公告)号：US09367329B2

    公开(公告)日：2016-06-14

    申请号：US13993573

    申请日：2011-12-29

    申请人： Steven S. Chang ,  Anshuman Thakur ,  Ramacharan Charan Sundararaman ,  Ramon Matas

    发明人： Steven S. Chang ,  Anshuman Thakur ,  Ramacharan Charan Sundararaman ,  Ramon Matas

    IPC分类号： G06F9/24 ,  G06F15/177 ,  G06F9/44 ,  G06F1/24 ,  G06F11/07 ,  G06F13/14 ,  G06F15/80 ,  G06F12/08 ,  G06F13/00

    CPC分类号： G06F9/4405 ,  G06F1/24 ,  G06F9/4403 ,  G06F11/0724 ,  G06F12/0813 ,  G06F13/00 ,  G06F13/14 ,  G06F15/177 ,  G06F15/80

    摘要： This disclosure is directed to use of shared initialization and configuration vectors, which are delivered to processing cores in a multi-core processor using packets. An initialization core may include reset logic that may read initialization and configuration vectors from a centralized storage location, which may be on a die containing the processing cores (e.g., a fuse, etc.), off the die (e.g., in volatile memory, flash memory, etc.), or a combination of both. The initialization core may then generate packets to transmit the initialization and configuration vectors to processing cores that await initialization (e.g., following a reset). In some instances, the initialization and configuration vector information may be shared by two or more cores of a same type.

    摘要翻译： 本公开涉及使用共享的初始化和配置向量，其被传递到使用分组的多核处理器中的处理核心。 初始化核心可以包括复位逻辑，其可以从集中存储位置读取初始化和配置向量，集中存储位置可以在包含处理核心（例如，熔丝等）的管芯上，例如在易失性存储器中， 闪存等），或两者的组合。 初始化内核然后可以生成分组以将初始化和配置向量传送到等待初始化（例如，重置之后）的处理核。 在一些情况下，初始化和配置向量信息可以由相同类型的两个或多个核共享。

    BOOT STRAP PROCESSOR ASSIGNMENT FOR A MULTI-CORE PROCESSING UNIT
    2.
    发明申请
    BOOT STRAP PROCESSOR ASSIGNMENT FOR A MULTI-CORE PROCESSING UNIT 有权
    用于多核处理单元的引导带处理器分配

    公开(公告)号：US20140006767A1

    公开(公告)日：2014-01-02

    申请号：US13993310

    申请日：2011-12-29

    申请人： Steven S. Chang ,  Anshuman Thakur ,  Ramacharan Charan Sundararaman ,  Ramon Matas ,  Jay S. Lawlor ,  Robert F. Netting

    发明人： Steven S. Chang ,  Anshuman Thakur ,  Ramacharan Charan Sundararaman ,  Ramon Matas ,  Jay S. Lawlor ,  Robert F. Netting

    IPC分类号： G06F9/44

    CPC分类号： G06F9/4405 ,  G06F15/177

    摘要： Following a restart or a reboot of a system that includes a multi-core processor, the multi-core processor may assign one of the cores as a boot strap processor (BSP). Initialization logic may detect a state of each of the plurality of processing cores as active or inactive. The initialization logic may detect an attribute of each of the plurality of processing cores as eligible to be assigned as a BSP or as ineligible to be assigned as the BSP. The initialization logic may detect a last processing core of the plurality of processing cores in the interconnect that is an active processing core based at least in part on the state and is eligible to be assigned as the BSP based at least in part on the attribute. In various embodiments, the initialization information may assign the last processing core as the BSP.

    摘要翻译： 在重新启动或重新启动包括多核处理器的系统之后，多核处理器可以将一个核心分配为引导带处理器（BSP）。 初始化逻辑可以将多个处理核心中的每一个的状态检测为活动或不活动。 初始化逻辑可以检测多个处理核心中的每一个的属性被认定为被分配为BSP，或者不符合被分配为BSP的资格。 初始化逻辑可以至少部分地基于状态来检测作为活动处理核心的互连中的多个处理核心的最后处理核心，并且至少部分地基于该属性将其分配为BSP。 在各种实施例中，初始化信息可以将最后的处理核分配为BSP。

    INITIALIZATION OF MULTI-CORE PROCESSING SYSTEM
    3.
    发明申请
    INITIALIZATION OF MULTI-CORE PROCESSING SYSTEM 有权
    多核处理系统的初始化

    公开(公告)号：US20140006763A1

    公开(公告)日：2014-01-02

    申请号：US13993573

    申请日：2011-12-29

    申请人： Steven S. Chang ,  Anshuman Thakur ,  Ramacharan Charan Sundararaman ,  Ramon Matas

    发明人： Steven S. Chang ,  Anshuman Thakur ,  Ramacharan Charan Sundararaman ,  Ramon Matas

    IPC分类号： G06F9/44

    CPC分类号： G06F9/4405 ,  G06F1/24 ,  G06F9/4403 ,  G06F11/0724 ,  G06F12/0813 ,  G06F13/00 ,  G06F13/14 ,  G06F15/177 ,  G06F15/80

    摘要： This disclosure is directed to use of shared initialization and configuration vectors, which are delivered to processing cores in a multi-core processor using packets. An initialization core may include reset logic that may read initialization and configuration vectors from a centralized storage location, which may be on a die containing the processing cores (e.g., a fuse, etc.), off the die (e.g., in volatile memory, flash memory, etc.), or a combination of both. The initialization core may then generate packets to transmit the initialization and configuration vectors to processing cores that await initialization (e.g., following a reset). In some instances, the initialization and configuration vector information may be shared by two or more cores of a same type.

    摘要翻译： 本公开涉及使用共享的初始化和配置向量，其被传递到使用分组的多核处理器中的处理核心。 初始化核心可以包括复位逻辑，其可以从集中存储位置读取初始化和配置向量，集中存储位置可以在包含处理核心（例如，熔丝等）的管芯上，例如在易失性存储器中， 闪存等），或两者的组合。 初始化内核然后可以生成分组以将初始化和配置向量传送到等待初始化（例如，重置之后）的处理核。 在一些情况下，初始化和配置向量信息可以由相同类型的两个或多个核共享。

    Reset of multi-core processing system
    8.
    发明授权
    Reset of multi-core processing system 有权
    复核多核处理系统

    公开(公告)号：US09389657B2

    公开(公告)日：2016-07-12

    申请号：US13993614

    申请日：2011-12-29

    申请人： Steven S. Chang ,  Anshuman Thakur ,  Ramacharan Sundararaman ,  Ramon Matas

    发明人： Steven S. Chang ,  Anshuman Thakur ,  Ramacharan Sundararaman ,  Ramon Matas

    IPC分类号： G06F11/00 ,  G06F1/24 ,  G06F13/14 ,  G06F9/44 ,  G06F1/32

    CPC分类号： G06F1/24 ,  G06F1/3228 ,  G06F9/4405 ,  G06F13/14

    摘要： An initialization core may include reset logic that may detect a global reset signal (GRS). The initialization core may generate one or more packets that enable communication with the cores. The initialization core may send reset packets to each of the cores that instruct the cores to perform a reset. In some embodiments, the reset command may power-off the cores. The initialization core may then transmit unreset packets to each of the cores that instruct the cores to perform an unreset and power-on the cores. In some embodiments, the cores may resume operation automatically without receipt of the unreset packet. The transmission of the packets may be staggered (staged) to control the power-on of the processor and enable the processor unit to more slowly increase its power state.

    摘要翻译： 初始化核心可以包括可以检测全局复位信号（GRS）的复位逻辑。 初始化核心可以生成一个或多个能够与核心通信的分组。 初始化内核可以向指定内核执行复位的每个内核发送复位数据包。 在一些实施例中，复位命令可以关闭核心。 然后，初始化内核可以将未重新分配的数据包发送到指示内核执行未分配和上电的核心的每个核心。 在一些实施例中，核可以自动地恢复运行而不接收未重新分组。 分组的传输可以是交错的（分段）以控制处理器的上电，并且使处理器单元能够更慢地增加其功率状态。

    ELECTRONIC DEVICE TO ALIGN AUDIO FLOW
    9.
    发明申请
    ELECTRONIC DEVICE TO ALIGN AUDIO FLOW 审中-公开
    电子设备对齐音频流

    公开(公告)号：US20140180457A1

    公开(公告)日：2014-06-26

    申请号：US13727410

    申请日：2012-12-26

    申请人： Anshuman Thakur ,  Michael N. Derr ,  Hema Tahilramani ,  Andrzej Mialkowski

    发明人： Anshuman Thakur ,  Michael N. Derr ,  Hema Tahilramani ,  Andrzej Mialkowski

    IPC分类号： G06F17/00

    CPC分类号： G06F1/3215 ,  G06F3/165

    摘要： An electronic device is provided that includes an input device to provide first audio signals, an output device to receive second audio signals, and logic to receive the first audio signals and to provide an audio input flow. The logic to further receive an audio output flow and to provide the second audio signals to the output device based on the audio output flow. The audio device to further align the audio input flow relative to the audio output flow.

    摘要翻译： 提供一种电子设备，其包括用于提供第一音频信号的输入设备，用于接收第二音频信号的输出设备和用于接收第一音频信号的逻辑并提供音频输入流。 进一步接收音频输出流并基于音频输出流向输出设备提供第二音频信号的逻辑。 音频设备，用于进一步对准音频输入流相对于音频输出流。

    Methods and apparatuses for configuring and operating graphics processing units
    10.
    发明授权
    Methods and apparatuses for configuring and operating graphics processing units 有权
    用于配置和操作图形处理单元的方法和设备

    公开(公告)号：US08711153B2

    公开(公告)日：2014-04-29

    申请号：US12006015

    申请日：2007-12-28

    申请人： Itay Franko ,  Anshuman Thakur

    发明人： Itay Franko ,  Anshuman Thakur

    IPC分类号： G06F15/16

    CPC分类号： G06T1/20

    摘要： A graphics processing system with multiple graphics processing cores (GPC)s is disclosed. The apparatus can include a peripheral component interface express (PCIe) switch to interface the GPCs to a host processor. The apparatus can also include a transparent bus to connect the GPCs. The transparent bus can be implemented with two PCIe endpoints on each side of a nontransparent bridge where these three components provide a bus interconnect and a control line interconnect between the GPCs. Other embodiments are also disclosed.

    摘要翻译： 公开了具有多个图形处理核心（GPC）的图形处理系统。 该装置可以包括用于将GPC与主机处理器连接的外围组件接口快速（PCIe）开关。 该装置还可以包括用于连接GPC的透明总线。 透明总线可以在非透明桥两侧的两个PCIe端点实现，这三个组件提供总线互连和GPC之间的控制线互连。 还公开了其他实施例。