公开(公告)号：US07830711B2

公开(公告)日：2010-11-09

申请号：US12483275

申请日：2009-06-12

申请人： Kazuya Kawamoto ,  Yoshiyuki Tanaka ,  Hiroshi Sukegawa

发明人： Kazuya Kawamoto ,  Yoshiyuki Tanaka ,  Hiroshi Sukegawa

IPC分类号： G11C16/04

CPC分类号： G11C16/3459 ,  G11C16/0483 ,  G11C16/10

摘要： A data writing method is disclosed. In a memory system comprising a NAND flash memory and a controller which controls the memory, the memory system storing data provided from a host to the NAND flash memory, the data writing method comprises a steps of specifying a column address in which a column failure which has occurred in the NAND flash memory by the controller, and a step of, during writing into the NAND flash memory, writing data of a first logic level into a memory cell which corresponds to the specified column address regardless of write data provided from the controller.

摘要翻译： 公开了一种数据写入方法。 在包括NAND闪速存储器和控制存储器的控制器的存储器系统中，存储器系统存储从主机向NAND闪速存储器提供的数据，该数据写入方法包括以下步骤：指定列地址，其中列失败 已经在控制器的NAND闪速存储器中发生了这种情况，并且在写入NAND闪速存储器期间，将第一逻辑电平的数据写入到与指定的列地址对应的存储单元中，而不管从控制器提供的写数据如何 。

公开(公告)号：US07725706B2

公开(公告)日：2010-05-25

申请号：US11838484

申请日：2007-08-14

申请人： Hiroshi Sukegawa ,  Kenji Sakaue ,  Hitoshi Tsunoda

发明人： Hiroshi Sukegawa ,  Kenji Sakaue ,  Hitoshi Tsunoda

IPC分类号： G06F9/00 ,  G11C8/00

CPC分类号： G11C11/5642 ,  G06F9/4403 ,  G11C16/0483 ,  G11C16/20 ,  G11C29/74 ,  G11C2211/5641

摘要： An information processing apparatus has a multi-valued NAND nonvolatile memory including a plurality of word lines and a plurality of memory cells connected to the respective word lines. Each memory cell has a plurality of threshold voltages, and is divided into a first and a second storage area. A program code is stored in the first storage area, and user data is stored in the second storage area. The apparatus also includes a volatile memory to which the program code is transferred from the multi-valued NAND nonvolatile memory. The apparatus further includes a CPU connected to the volatile memory and configured to operate based on the program code transferred to the volatile memory.

摘要翻译： 信息处理装置具有多值NAND非易失性存储器，包括多个字线和连接到各个字线的多个存储单元。 每个存储单元具有多个阈值电压，并被分成第一和第二存储区域。 程序代码被存储在第一存储区域中，并且用户数据被存储在第二存储区域中。 该装置还包括从多值NAND非易失性存储器传送程序代码的易失性存储器。 该装置还包括连接到易失性存储器并被配置为基于传送到易失性存储器的程序代码进行操作的CPU。

公开(公告)号：US20090244974A1

公开(公告)日：2009-10-01

申请号：US12483275

申请日：2009-06-12

申请人： Kazuya KAWAMOTO ,  Yoshiyuki Tanaka ,  Hiroshi Sukegawa

发明人： Kazuya KAWAMOTO ,  Yoshiyuki Tanaka ,  Hiroshi Sukegawa

IPC分类号： G11C16/06 ,  G11C16/04

CPC分类号： G11C16/3459 ,  G11C16/0483 ,  G11C16/10

摘要： A data writing method is disclosed. In a memory system comprising a NAND flash memory and a controller which controls the memory, the memory system storing data provided from a host to the NAND flash memory, the data writing method comprises a steps of specifying a column address in which a column failure which has occurred in the NAND flash memory by the controller, and a step of, during writing into the NAND flash memory, writing data of a first logic level into a memory cell which corresponds to the specified column address regardless of write data provided from the controller.

摘要翻译： 公开了一种数据写入方法。 在包括NAND闪速存储器和控制存储器的控制器的存储器系统中，存储器系统存储从主机向NAND闪速存储器提供的数据，该数据写入方法包括以下步骤：指定列地址，其中列失败 已经在控制器的NAND闪速存储器中发生了这种情况，并且在写入NAND闪速存储器期间，将第一逻辑电平的数据写入到与指定的列地址对应的存储单元中，而不管从控制器提供的写数据如何 。

公开(公告)号：US20090193183A1

公开(公告)日：2009-07-30

申请号：US12375836

申请日：2007-07-31

申请人： Yasuo Kudo ,  Hiroshi Sukegawa ,  Kazuya Kawamoto

发明人： Yasuo Kudo ,  Hiroshi Sukegawa ,  Kazuya Kawamoto

IPC分类号： G06F12/00 ,  G06F12/02 ,  G06F15/177

CPC分类号： G11C16/10 ,  G11C7/1027

摘要： A nonvolatile memory system comprises a nonvolatile memory having a plurality of data areas; and a memory controller operative to control read and write operations to the nonvolatile memory. The memory controller successively executes read/write operations to plural sectors within a selected data area in the nonvolatile memory in accordance with a command and a sector count and sector address fed from a host device.

摘要翻译： 非易失性存储器系统包括具有多个数据区域的非易失性存储器; 以及存储器控制器，用于控制对所述非易失性存储器的读取和写入操作。 存储器控制器根据从主机设备馈送的命令和扇区计数和扇区地址，依次对非易失性存储器中所选数据区域内的多个扇区执行读/写操作。

公开(公告)号：US07558113B2

公开(公告)日：2009-07-07

申请号：US11846334

申请日：2007-08-28

申请人： Kazuya Kawamoto ,  Yoshiyuki Tanaka ,  Hiroshi Sukegawa

发明人： Kazuya Kawamoto ,  Yoshiyuki Tanaka ,  Hiroshi Sukegawa

IPC分类号： G11C16/04

CPC分类号： G11C16/3459 ,  G11C16/0483 ,  G11C16/10

摘要： A data writing method is disclosed. In a memory system comprising a NAND flash memory and a controller which controls the memory, the memory system storing data provided from a host to the NAND flash memory, the data writing method comprises a steps of specifying a column address in which a column failure which has occurred in the NAND flash memory by the controller, and a step of, during writing into the NAND flash memory, writing data of a first logic level into a memory cell which corresponds to the specified column address regardless of write data provided from the controller.

摘要翻译： 公开了一种数据写入方法。 在包括NAND闪速存储器和控制存储器的控制器的存储器系统中，存储器系统存储从主机向NAND闪速存储器提供的数据，该数据写入方法包括以下步骤：指定列地址，其中列失败 已经在控制器的NAND闪速存储器中发生了这种情况，并且在写入NAND闪速存储器期间，将第一逻辑电平的数据写入到与指定的列地址对应的存储单元中，而不管从控制器提供的写数据如何 。

公开(公告)号：US20090109749A1

公开(公告)日：2009-04-30

申请号：US12256954

申请日：2008-10-23

申请人： Hiroshi Sukegawa

发明人： Hiroshi Sukegawa

IPC分类号： G11C16/00 ,  G11C16/06

CPC分类号： G11C16/0483 ,  G11C11/5628 ,  G11C16/10 ,  G11C2211/5641

摘要： A nonvolatile semiconductor memory device includes a nonvolatile memory including a first area which stores data for every n bits (n is a natural number of not less than 2), and a second area which stores data for every 1 bit, each of the first area and the second area including a plurality of memory cells each configured to store n-bit data on the basis of a threshold voltage, and a controller which sets 2n threshold voltages corresponding to n bits when writing n-bit data to a first memory cell included in the first area, and executes the n-bit data write operation when writing 1-bit data to a second memory cell included in the second area.

摘要翻译： 非易失性半导体存储器件包括：非易失性存储器，包括存储每n位数据的第一区域（n为不小于2的自然数），以及存储每1位数据的第二区域，第一区域 并且所述第二区域包括多个存储单元，每个存储单元被配置为基于阈值电压存储n位数据;以及控制器，当将n位数据写入到包括的第一存储单元时，将n位对应的n个阈值电压 并且在将1位数据写入到包括在第二区域中的第二存储单元时执行n位数据写入操作。

公开(公告)号：US07516371B2

公开(公告)日：2009-04-07

申请号：US10787183

申请日：2004-02-27

申请人： Kenji Sakaue ,  Hiroshi Sukegawa ,  Hitoshi Tsunoda

发明人： Kenji Sakaue ,  Hiroshi Sukegawa ,  Hitoshi Tsunoda

IPC分类号： G06F11/00

CPC分类号： G06F11/1068

摘要： An ECC control apparatus is to be connected between a host and a memory. The apparatus comprises a first input/output circuit, a detecting circuit, a code-generating circuit, a code-inserting circuit, a second input/output circuit. The first input/output circuit inputs and outputs data to and from the host. The detecting circuit detects a protected-data region and a redundant region of write data input to the first input/output circuit and having a predetermined data length. The code-generating circuit generates an error-correction code for correcting errors in data stored in the protected-data region. The code-inserting circuit inserts the error-correction code in the redundant region. The second input/output circuit inputs and outputs data to and from the memory.

摘要翻译： ECC控制装置连接在主机和存储器之间。 该装置包括第一输入/输出电路，检测电路，代码生成电路，代码插入电路，第二输入/输出电路。 第一个输入/输出电路向主机输入和输出数据。 检测电路检测保护数据区域和输入到第一输入/输出电路并具有预定数据长度的写入数据的冗余区域。 代码生成电路生成用于校正存储在保护数据区域中的数据中的错误的纠错码。 代码插入电路将纠错码插入冗余区域。 第二个输入/输出电路输入和输出数据往返于存储器。

公开(公告)号：US07464259B2

公开(公告)日：2008-12-09

申请号：US11084039

申请日：2005-03-21

申请人： Hiroshi Sukegawa ,  Kenji Sakaue ,  Hitoshi Tsunoda

发明人： Hiroshi Sukegawa ,  Kenji Sakaue ,  Hitoshi Tsunoda

IPC分类号： G06F9/00

CPC分类号： G11C11/5642 ,  G06F9/4403 ,  G11C16/0483 ,  G11C16/20 ,  G11C29/74 ,  G11C2211/5641

摘要： A processor boot-up controller includes: a volatile memory connected to a nonvolatile memory; a selector, which transfers boot-up codes to the volatile memory from the nonvolatile memory; a controller for the nonvolatile memory configured from a boot-up control sequencer, which transmits CPU read-in data to the CPU and brings the CPU into a wait state until boot-up code transfer completes; and an error detection and correction unit connected to the external CPU and the nonvolatile memory. The processor boot-up controls the CPU by reading data from the nonvolatile memory. The processor enables the CPU to access a SRAM in the shortest time in sync with the SRAM's ready timing, resulting in a reduction of average system boot-up time. An information processing system can use the controller for example for a nonvolatile memory, a microprocessor boot-up controller, and multi-valued nonvolatile memory.

摘要翻译： 处理器启动控制器包括：连接到非易失性存储器的易失性存储器; 选择器，其将启动代码从非易失性存储器传送到易失性存储器; 由启动控制定序器配置的用于非易失性存储器的控制器，其将CPU读入数据发送到CPU并使CPU进入等待状态，直到引导代码传送完成; 以及连接到外部CPU和非易失性存储器的错误检测和校正单元。 处理器启动通过从非易失性存储器读取数据来控制CPU。 处理器使CPU能够在最短时间内与SRAM的就绪时序同步访问SRAM，导致平均系统启动时间减少。 信息处理系统可以使用例如用于非易失性存储器，微处理器启动控制器和多值非易失性存储器的控制器。

公开(公告)号：US20080201553A1

公开(公告)日：2008-08-21

申请号：US12034306

申请日：2008-02-20

申请人： Kazuya Kawamoto ,  Hiroshi Sukegawa

发明人： Kazuya Kawamoto ,  Hiroshi Sukegawa

IPC分类号： G06F12/10

CPC分类号： G06F12/0246 ,  G06F12/0292 ,  G06F2212/7201

摘要： This non-volatile memory system includes: a non-volatile memory; and a memory controller controlling read and write of the non-volatile memory. Access control of the non-volatile memory system is performed in accordance with a logical address, using an address translation table within the memory controller that is updated in association with data write and that indicates a correlation between logical addresses provided by a host and physical addresses of the non-volatile memory. The non-volatile memory system is also configured to be able to set a system configuration and function in relation to the host.

摘要翻译： 该非易失性存储器系统包括：非易失性存储器; 以及控制非易失性存储器的读取和写入的存储器控​​制器。 非易失性存储器系统的访问控制根据逻辑地址使用与数据写入相关联地更新的存储器控​​制器内的地址转换表来执行，并且指示由主机提供的逻辑地址与物理地址之间的相关性 的非易失性存储器。 非易失性存储器系统还被配置为能够相对于主机设置系统配置和功能。

公开(公告)号：US20080192548A1

公开(公告)日：2008-08-14

申请号：US12027546

申请日：2008-02-07

申请人： Noboru SHIBATA ,  Hiroshi Sukegawa

发明人： Noboru SHIBATA ,  Hiroshi Sukegawa

IPC分类号： G11C16/06 ,  G11C16/34 ,  G11C16/30 ,  G11C16/10

CPC分类号： G11C16/10 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/16 ,  G11C16/26 ,  G11C16/30 ,  G11C16/3459

摘要： A communication line is connected to first and second chips, and held at a first signal level. A monitor circuit changes a signal level of the communication line from the first signal to a second signal level while one of the first and second chips uses a current larger than a reference current. When the signal level of the communication line is the second signal level, the other of the first and second chips is controlled to a wait state that does not transfer to an operating state of using a current larger than the reference current.

摘要翻译： 通信线路连接到第一和第二芯片，并保持在第一信号电平。 监视电路将通信线路的信号电平从第一信号改变到第二信号电平，而第一和第二芯片中的一个使用大于参考电流的电流。 当通信线路的信号电平为第二信号电平时，第一和第二芯片中的另一个被控制为等待状态，该等待状态不转移到使用大于参考电流的电流的操作状态。