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139 条记录 (耗时 0.036 秒)

    Processor having content addressable memory for block-based queue structures
    124.
    发明授权
    Processor having content addressable memory for block-based queue structures 有权
    具有内容可寻址存储器的处理器，用于基于块的队列结构

    公开(公告)号：US07467256B2

    公开(公告)日：2008-12-16

    申请号：US11027601

    申请日：2004-12-28

    申请人： Sanjeev Jain ,  Gilbert M. Wolrich ,  Debra Bernstein

    发明人： Sanjeev Jain ,  Gilbert M. Wolrich ,  Debra Bernstein

    IPC分类号： G06F12/00

    CPC分类号： H04L49/901 ,  H04L45/7453 ,  H04L49/90

    摘要： Queuing command information is stored in a content addressable memory (CAM) where a queuing command for a first queue is received, the CAM is examined to determine if commands for the first queue are present, and if commands for the first queue were found to be present, information is stored in a linked list for the received command in multiple CAM entries.

    摘要翻译： 排队命令信息存储在内容可寻址存储器（CAM）中，其中接收到用于第一队列的排队命令，检查CAM以确定是否存在用于第一队列的命令，并且如果发现第一队列的命令是 在多个CAM条目中，信息被存储在所接收的命令的链表中。

    Circular link list scheduling
    127.
    发明授权
    Circular link list scheduling 有权
    循环链表调度

    公开(公告)号：US07336606B2

    公开(公告)日：2008-02-26

    申请号：US10641324

    申请日：2003-08-14

    申请人： David Romano ,  Gilbert M. Wolrich ,  Donald F. Hooper

    发明人： David Romano ,  Gilbert M. Wolrich ,  Donald F. Hooper

    IPC分类号： G01R31/08

    CPC分类号： H04L49/254 ,  H04L47/50 ,  H04L47/568

    摘要： A scheduling mechanism to control transmission of data units, such as variable size packets or fixed size cells, to ports of a network device such as a switching fabric system. The scheduling mechanism maintains scheduling data structures, including an array storing information for available queues of ports and circular buffers representing nonempty port queues of the available port queues according to classes of service. The scheduling mechanism uses the data structures to make scheduling decisions concerning the scheduling of data units in the nonempty port queues for transmission to the ports.

    摘要翻译： 控制诸如可变大小分组或固定大小小区之类的数据单元的传输到诸如交换结构系统的网络设备的端口的调度机制。 调度机制维护调度数据结构，包括根据服务类别存储可用队列的信息和表示可用端口队列的非空端口队列的循环缓冲区。 调度机制使用数据结构来做出关于非空端口队列中的数据单元的调度的调度决定，以传送到端口。

    Program memory having flexible data storage capabilities
    128.
    发明申请
    Program memory having flexible data storage capabilities 审中-公开
    具有灵活数据存储功能的程序存储器

    公开(公告)号：US20080022175A1

    公开(公告)日：2008-01-24

    申请号：US11478393

    申请日：2006-06-29

    申请人： Sanjeev Jain ,  Mark B. Rosenbluth ,  Gilbert M. Wolrich ,  Jose S. Niell

    发明人： Sanjeev Jain ,  Mark B. Rosenbluth ,  Gilbert M. Wolrich ,  Jose S. Niell

    IPC分类号： G01R31/28

    CPC分类号： G06F9/3802 ,  G06F9/30043 ,  G06F9/342 ,  G06F9/3824 ,  G06F9/3851

    摘要： A method according to one embodiment may include performing one or more fetch operations to retrieve one or more instructions from a program memory; scheduling a write instruction to write data from at least one data register into the program memory; and stealing one or more cycles from one or more of the fetch operations to write the data in the at least one data register into the program memory. Of course, many alternatives, variations, and modifications are possible without departing from this embodiment.

    摘要翻译： 根据一个实施例的方法可以包括执行一个或多个提取操作以从程序存储器检索一个或多个指令; 调度写指令以将数据从至少一个数据寄存器写入程序存储器; 以及从一个或多个获取操作中窃取一个或多个周期，以将所述至少一个数据寄存器中的数据写入程序存储器。 当然，在不偏离本实施例的情况下，可以进行许多替代，变化和修改。

    Fast determination of carry inputs from lower order product for radis-8 odd/even multiplier array
    129.
    发明授权
    Fast determination of carry inputs from lower order product for radis-8 odd/even multiplier array 有权
    快速确定radis-8奇数/偶数乘法器阵列的低阶乘积的进位输入

    公开(公告)号：US6131107A

    公开(公告)日：2000-10-10

    申请号：US208169

    申请日：1998-12-09

    申请人： Gilbert M. Wolrich ,  Sribalan Santhanam ,  Andrew S. Olesin

    发明人： Gilbert M. Wolrich ,  Sribalan Santhanam ,  Andrew S. Olesin

    IPC分类号： G06F7/52

    CPC分类号： G06F7/5312 ,  G06F7/5336 ,  G06F2207/3884 ,  G06F7/483 ,  G06F7/49942 ,  G06F7/49947 ,  G06F7/49994

    摘要： A multiplier in a floating point processor includes a circuit to determine for each bit of the multiplier operand a 3 times booth recode and a booth recode multiplier array which implements a 3 times booth recode multiplication. The multiplier includes logic to determine a fast sign extend to replace bit positions shifted in the array as well as a rounding adder to provide a rounded result while determining the final result from the booth recode multiplier. The multiplier also includes a circuit to determine a contribution to the final multiplication result from a lower order product with out forming the entire product.

    摘要翻译： 浮点处理器中的乘法器包括一个电路，用于确定乘法器操作数的每一位3次展位重新编码，以及一个实施3次展位重新编码乘法的展位重新编码乘法器阵列。 乘法器包括用于确定快速符号的逻辑，用于替换在阵列中移位的位位置以及舍入加法器，以在确定来自展位重新编码乘数的最终结果的同时提供舍入结果。 乘法器还包括一个电路，用于确定对较低阶乘积的最终相乘结果的贡献，并形成整个乘积。

    Normalization shift prediction independent of operand subtraction
    130.
    发明授权
    Normalization shift prediction independent of operand subtraction 有权
    归一化移位预测独立于操作数减法

    公开(公告)号：US6101516A

    公开(公告)日：2000-08-08

    申请号：US191143

    申请日：1998-11-13

    申请人： Gilbert M. Wolrich ,  Timothy C. Fischer ,  John J. Ellis

    发明人： Gilbert M. Wolrich ,  Timothy C. Fischer ,  John J. Ellis

    IPC分类号： G06F5/01 ,  G06F7/50 ,  G06F7/57

    CPC分类号： G06F7/483 ,  G06F5/012 ,  G06F7/485 ,  G06F2207/3884 ,  G06F7/4873 ,  G06F7/49952 ,  G06F7/49957

    摘要： A pipelined floating point processor including an add pipe for performing floating point additions is described. The add pipe includes a circuit to predict a normalization shift amount from examination of input operands, a circuit to determine the "Sticky bit" from the input operands, and a rounding adder which adds a pair of operands and rounds the result in a single pipeline stage operation. The rounding adder incorporates effects due to rounding in select logic for a series of carry select adders. The adder also aligns the datapath to permit economical storage and retrieval of floating point and integer operands for floating point or conversions operations. The floating point processor also includes in the adder pipeline a divider circuit include a quotient register having overflow quotient bit positions to detect the end of a division operation.

    摘要翻译： 描述了一种流水线浮点处理器，其包括用于执行浮点加法的添加管。 添加管道包括用于从输入操作数的检查中预测归一化偏移量的电路，用于从输入操作数确定“粘滞位”的电路，以及将一对操作数相加并将结果舍入到单个管道中的舍入加法器 舞台操作。 舍入加法器结合了一系列进位选择加法器的选择逻辑中的舍入的效果。 加法器还使数据路径对齐，以允许经济地存储和检索用于浮点或转换操作的浮点和整数操作数。 浮点处理器还包括在加法器流水线中，除法器电路包括具有溢出商位位置的商寄存器以检测分割操作的结束。