公开(公告)号：US20140192069A1

公开(公告)日：2014-07-10

申请号：US13994122

申请日：2011-12-21

申请人： Shlomo Raikin ,  Raanan Sade ,  Robert Valentine ,  Julius Yuli Mandelblat ,  Ron Shalev ,  Larisa Novakovsky

发明人： Shlomo Raikin ,  Raanan Sade ,  Robert Valentine ,  Julius Yuli Mandelblat ,  Ron Shalev ,  Larisa Novakovsky

IPC分类号： G06F13/38 ,  G06F13/16 ,  G06T1/60 ,  G06F12/08 ,  G06T1/20

CPC分类号： G06F12/0811 ,  G06F9/30043 ,  G06F9/30047 ,  G06F9/30087 ,  G06F9/3881 ,  G06F12/0866 ,  G06F13/1673 ,  G06F13/38 ,  G06T1/20 ,  G06T1/60 ,  G09G5/006

摘要： An apparatus and method are described for efficiently transferring data from a core of a central processing unit (CPU) to a graphics processing unit (GPU). For example, one embodiment of a method comprises: writing data to a buffer within the core of the CPU until a designated amount of data has been written; upon detecting that the designated amount of data has been written, responsively generating an eviction cycle, the eviction cycle causing the data to be transferred from the buffer to a cache accessible by both the core and the GPU; setting an indication to indicate to the GPU that data is available in the cache; and upon the GPU detecting the indication, providing the data to the GPU from the cache upon receipt of a read signal from the GPU.

摘要翻译： 描述了一种有效地将数据从中央处理单元（CPU）的核心传输到图形处理单元（GPU）的装置和方法。 例如，一种方法的一个实施例包括：将数据写入CPU的核心内的缓冲器，直到指定的数据量被写入为止; 在检测到指定量的数据已被写入时，响应地产生驱逐周期，驱逐循环使数据从缓冲器传送到可由核心和GPU访问的高速缓存; 设置指示以向GPU指示数据在高速缓存中可用; 并且在GPU检测到指示时，在从GPU接收到读取信号时，从高速缓存提供数据给GPU。

公开(公告)号：US20140189332A1

公开(公告)日：2014-07-03

申请号：US13729915

申请日：2012-12-28

申请人： Oren Ben-Kiki ,  Ilan Pardo ,  Robert Valentine ,  Eliezer Weissmann ,  Dror Markovich ,  Yuval Yosef

发明人： Oren Ben-Kiki ,  Ilan Pardo ,  Robert Valentine ,  Eliezer Weissmann ,  Dror Markovich ,  Yuval Yosef

IPC分类号： G06F9/30

CPC分类号： G06F9/3802 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/30076 ,  G06F9/30101 ,  G06F9/30145 ,  G06F9/3016 ,  G06F9/384 ,  G06F9/3877 ,  G06F9/3879 ,  G06F9/3881 ,  G06F9/54 ,  G06F11/0721 ,  G06F11/0724 ,  G06F11/0772 ,  G06F12/0875 ,  G06F2212/452

摘要： An apparatus and method are described for providing low-latency invocation of accelerators. For example, a processor according to one embodiment comprises: a command register for storing command data identifying a command to be executed; a result register to store a result of the command or data indicating a reason why the command could not be executed; execution logic to execute a plurality of instructions including an accelerator invocation instruction to invoke one or more accelerator commands; and one or more accelerators to read the command data from the command register and responsively attempt to execute the command identified by the command data.

摘要翻译： 描述了一种用于提供加速器的低延迟调用的装置和方法。 例如，根据一个实施例的处理器包括：命令寄存器，用于存储标识要执行的命令的命令数据; 用于存储命令结果的结果寄存器或表示无法执行命令的原因的数据; 执行逻辑以执行包括调用一个或多个加速器命令的加速器调用指令的多个指令; 以及一个或多个加速器，用于从命令寄存器读取命令数据，并且响应地尝试执行由命令数据识别的命令。

公开(公告)号：US20140189308A1

公开(公告)日：2014-07-03

申请号：US13731006

申请日：2012-12-29

申请人： Christopher J. Hughes ,  Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Brett L. Toll ,  Mark J. Charney ,  Milind B. Girkar

发明人： Christopher J. Hughes ,  Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Brett L. Toll ,  Mark J. Charney ,  Milind B. Girkar

IPC分类号： G06F9/30

CPC分类号： G06F9/30021 ,  G06F9/30018 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/30145 ,  G06F9/30185 ,  G06F9/3838 ,  G06F9/3887

摘要： Instructions and logic provide SIMD address conflict detection functionality. Some embodiments include processors with a register with a variable plurality of data fields, each of the data fields to store an offset for a data element in a memory. A destination register has corresponding data fields, each of these data fields to store a variable second plurality of bits to store a conflict mask having a mask bit for each offset. Responsive to decoding a vector conflict instruction, execution units compare the offset in each data field with every less significant data field to determine if they hold a matching offset, and in corresponding conflict masks in the destination register, set any mask bits corresponding to a less significant data field with a matching offset. Vector address conflict detection can be used with variable sized elements and to generate conflict masks to resolve dependencies in gather-modify-scatter SIMD operations.

摘要翻译： 指令和逻辑提供SIMD地址冲突检测功能。 一些实施例包括具有可变多个数据字段的寄存器的处理器，每个数据字段存储用于存储器中的数据元素的偏移量。 目的地寄存器具有对应的数据字段，这些数据字段中的每一个用于存储可变的第二多个位以存储具有每个偏移的掩码位的冲突掩码。 响应于对向量冲突指令进行解码，执行单元将每个数据字段中的偏移量与每个较不重要的数据字段进行比较，以确定它们是否保持匹配的偏移，并且在目标寄存器中的相应冲突掩码中，设置对应于较少 具有匹配偏移的重要数据字段。 向量地址冲突检测可以与可变大小的元素一起使用，并生成冲突掩码来解决收集修改分散SIMD操作中的依赖关系。

公开(公告)号：US20140189307A1

公开(公告)日：2014-07-03

申请号：US13731005

申请日：2012-12-29

申请人： Robert Valentine ,  Mark J. Charney ,  Jesus Corbal ,  Milind B. Girkar ,  Christopher J. Hughes ,  Elmoustapha Ould-Ahmed-Vall ,  Brett L. Toll

发明人： Robert Valentine ,  Mark J. Charney ,  Jesus Corbal ,  Milind B. Girkar ,  Christopher J. Hughes ,  Elmoustapha Ould-Ahmed-Vall ,  Brett L. Toll

IPC分类号： G06F9/30

CPC分类号： G06F9/30145 ,  G06F7/607 ,  G06F9/30014 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/3836 ,  G06F9/3887 ,  H03M7/20

摘要： Instructions and logic provide SIMD address conflict resolution with vector population count functionality. Some embodiments include processors with a register with a variable plurality of data fields, each of the data fields to store a variable second plurality of bits. A destination register has corresponding data fields, each of these data fields to store a count of the number of bits set to one for corresponding data fields. Responsive to decoding a vector population count instruction, execution units count the number of bits set to one for each of data fields in the register, and store the counts in corresponding data fields of the first destination register. Vector population count instructions can be used with variable sized elements and conflict masks to generate iteration counts and completion masks to be used each iteration to resolve dependencies in gather-modify-scatter SIMD operations.

摘要翻译： 指令和逻辑提供SIMD地址冲突解决与向量群体计数功能。 一些实施例包括具有可变多个数据字段的寄存器的处理器，每个数据字段用于存储可变的第二多个位。 目的地寄存器具有对应的数据字段，这些数据字段中的每一个用于存储为相应的数据字段设置为1的位数的计数。 响应于对向量群体计数指令进行解码，执行单元对寄存器中的每个数据字段设置为1的位数进行计数，并将计数存储在第一目的地寄存器的相应数据字段中。 矢量人口计数指令可用于可变大小的元素和冲突掩码，以生成迭代计数和完成掩码，以便在每次迭代中使用以解决聚集修改散射SIMD操作中的依赖关系。

公开(公告)号：US20130339664A1

公开(公告)日：2013-12-19

申请号：US13976003

申请日：2011-12-23

申请人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney

发明人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Bret L. Toll ,  Mark J. Charney

IPC分类号： G06F9/30

CPC分类号： G06F9/30145 ,  G06F9/30018 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/3887

摘要： An apparatus is described that includes an execution unit to execute a first instruction and a second instruction. The execution unit includes input register space to store a first data structure to be replicated when executing the first instruction and to store a second data structure to be replicated when executing the second instruction. The first and second data structures are both packed data structures. Data values of the first packed data structure are twice as large as data values of the second packed data structure. The first data structure is four times as large as the second data structure. The execution unit also includes replication logic circuitry to replicate the first data structure when executing the first instruction to create a first replication data structure, and, to replicate the second data structure when executing the second instruction to create a second replication data structure.

摘要翻译： 描述了包括执行第一指令和第二指令的执行单元的装置。 执行单元包括输入寄存器空间，用于在执行第一指令时存储要复制的第一数据结构，并且在执行第二指令时存储要复制的第二数据结构。 第一和第二数据结构都是打包数据结构。 第一打包数据结构的数据值是第二打包数据结构的数据值的两倍。 第一个数据结构是第二个数据结构的四倍。 执行单元还包括复制逻辑电路，以在执行第一指令以创建第一复制数据结构时复制第一数据结构，并且在执行第二指令以创建第二复制数据结构时复制第二数据结构。

公开(公告)号：US20130290685A1

公开(公告)日：2013-10-31

申请号：US13976792

申请日：2011-12-22

申请人： Jesus Corbal San Adrian ,  Cristina S. Anderson ,  Robert Valentine ,  Bret Toll ,  Amit Gradstein ,  Simon Rubanovich ,  Benny Eitan

发明人： Jesus Corbal San Adrian ,  Cristina S. Anderson ,  Robert Valentine ,  Bret Toll ,  Amit Gradstein ,  Simon Rubanovich ,  Benny Eitan

IPC分类号： G06F9/30

CPC分类号： G06F9/3001 ,  G06F9/30014 ,  G06F9/30036

摘要： A method of an aspect includes receiving a floating point rounding instruction. The floating point rounding instruction indicates a source of one or more floating point data elements, indicates a number of fraction bits after a radix point that each of the one or more floating point data elements are to be rounded to, and indicates a destination storage location. A result is stored in the destination storage location in response to the floating point rounding instruction. The result includes one or more rounded result floating point data elements. Each of the one or more rounded result floating point data elements includes one of the floating point data elements of the source, in a corresponding position, which has been rounded to the indicated number of fraction bits. Other methods, apparatus, systems, and instructions are disclosed.

摘要翻译： 一方面的方法包括接收浮点舍入指令。 浮点舍入指令指示一个或多个浮点数据元素的源，指示在一个或多个浮点数据元素中的每一个要四舍五入的基数点之后的分数比特的数量，并且指示目的地存储位置 。 响应于浮点舍入指令，结果存储在目的地存储位置。 结果包括一个或多个舍入结果浮点数据元素。 一个或多个圆化结果浮点数据元素中的每一个包括源的浮点数据元素中的一个，在对应位置中，其被舍入到所指示的小数位数。 公开了其它方法，装置，系统和指令。

公开(公告)号：US20130290672A1

公开(公告)日：2013-10-31

申请号：US13976435

申请日：2011-12-23

申请人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Suleyman Sair

发明人： Elmoustapha Ould-Ahmed-Vall ,  Robert Valentine ,  Jesus Corbal ,  Suleyman Sair

IPC分类号： G06F15/80

CPC分类号： G06F9/30032 ,  G06F9/30036 ,  G06F9/30145 ,  G06F15/8092

摘要： An apparatus is described having instruction execution logic circuitry. The instruction execution logic circuitry has input vector element routing circuitry to perform the following for each of three different instructions: for each of a plurality of output vector element locations, route into an output vector element location an input vector element from one of a plurality of input vector element locations that are available to source the output vector element. The output vector element and each of the input vector element locations are one of three available bit widths for the three different instructions. The apparatus further includes masking layer circuitry coupled to the input vector element routing circuitry to mask a data structure created by the input vector routing element circuitry. The masking layer circuitry is designed to mask at three different levels of granularity that correspond to the three available bit widths.

摘要翻译： 描述了具有指令执行逻辑电路的装置。 指令执行逻辑电路具有输入向量元素路由电路，以对三个不同的指令中的每一个执行以下操作：对于多个输出向量元素位置中的每一个，将输入向量元素从多个 可用于输出输出向量元素的输入向量元素位置。 输出向量元素和每个输入向量元素位置是三个不同指令的三个可用位宽之一。 该装置还包括耦合到输入向量元素路由电路以屏蔽由输入向量路由选择元件电路产生的数据结构的掩蔽层电路。 掩蔽层电路被设计为以与三个可用位宽对应的三个不同的粒度级别进行掩蔽。

公开(公告)号：US08281109B2

公开(公告)日：2012-10-02

申请号：US11965669

申请日：2007-12-27

申请人： Robert Valentine ,  Doron Orenstein ,  Bret Toll

发明人： Robert Valentine ,  Doron Orenstein ,  Bret Toll

IPC分类号： G06F9/45

CPC分类号： G06F9/30 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/3017 ,  G06F9/30174 ,  G06F9/30178 ,  G06F9/30185 ,  G06F9/3816 ,  G06F9/382

摘要： A technique for decoding an instruction in a variable-length instruction set. In one embodiment, an instruction encoding is described, in which legacy, present, and future instruction set extensions are supported, and increased functionality is provided, without expanding the code size and, in some cases, reducing the code size.

摘要翻译： 一种解码可变长度指令集中的指令的技术。 在一个实施例中，描述了指令编码，其中支持遗留，现在和将来的指令集扩展，并且提供增加的功能，而不扩展代码大小，并且在一些情况下减少代码大小。

公开(公告)号：US20110254223A1

公开(公告)日：2011-10-20

申请号：US13081484

申请日：2011-04-06

申请人： Robert Valentine

发明人： Robert Valentine

IPC分类号： A63F3/00

CPC分类号： G07F17/3279 ,  A63F1/04 ,  A63F3/00157 ,  A63F3/00643 ,  A63F3/02 ,  G07F17/3293 ,  G07F17/3295

摘要： A method of playing a casino game comprises providing a board and providing a plurality of chess pieces on a board. Cards are provided with at least one of the plurality of cards including chess piece indicia on the respective card. Cards are selected for a first player and dealt to the first player. Cards are selected for a second player and dealt to the second player. The casino game includes alternating moving a chess piece on the board based on the card by the first and the second player according to a traditional set of rules of chess. A second piece cannot be moved that is not described as the chess piece on the card. The casino game involves betting when drawing at least one card and the other player can match the bet, can increase the bet or may surrender. If the surrender occurs the betting player wins. The betting forms a pot and a player can win the casino game by capturing a king chess piece and a queen chess piece of the opponent whereby the winning player wins an amount of the pot.

摘要翻译： 一种玩赌场游戏的方法包括提供棋盘并在棋盘上提供多个棋子。 卡片具有多个卡中的至少一个，包括相应卡上的棋子标记。 为第一名玩家选择卡片并交给第一名玩家。 为第二名玩家选择卡片并交给第二名玩家。 赌场游戏包括根据一组传统的国际象棋规则，由第一和第二玩家基于卡片交替地移动棋盘上的棋子。 第二件不能被移动，不被描述为卡上的棋子。 赌场游戏涉及在至少绘制一张卡时进行投注，而另一名玩家可以匹配投注，可以增加投注或投降。 如果投降发生，投注玩家将获胜。 投注形成一个锅，玩家可以通过捕获一个国际象棋棋子和一个对手的女王棋子来赢得赌场游戏，赢得玩家赢得一大笔赌注。

公开(公告)号：US20060074927A1

公开(公告)日：2006-04-06

申请号：US10949852

申请日：2004-09-24

申请人： Douglas Sullivan ,  Steven Sardella ,  Robert Valentine

发明人： Douglas Sullivan ,  Steven Sardella ,  Robert Valentine

IPC分类号： G06F7/00

CPC分类号： G06F17/30067

摘要： Described is an enclosure that is configurable to perform either in-band or out-of-band enclosure management. The enclosure includes a midplane, a processor module, and a management module. The processor module has program code for collecting management information from other components in the enclosure. If the enclosure is configured for in-band enclosure management, the processor module executes the program code to collect the management information. If the enclosure is configured for out-of-band enclosure management, the management module is configured to execute program code for collecting the management information instead of the processor module.

摘要翻译： 描述的是可配置为执行带内或带外机箱管理的机箱。 外壳包括中平面，处理器模块和管理模块。 处理器模块具有用于从外壳中的其他组件收集管理信息的程序代码。 如果机箱配置为带内机箱管理，则处理器模块执行程序代码以收集管理信息。 如果机箱配置为带外机箱管理，则管理模块被配置为执行用于收集管理信息而不是处理器模块的程序代码。