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    Method of forming resistance variable memory device
    11.
    发明授权
    Method of forming resistance variable memory device 有权
    形成电阻变量存储器件的方法

    公开(公告)号：US08580606B2

    公开(公告)日：2013-11-12

    申请号：US13241315

    申请日：2011-09-23

    申请人： Jeong-Hee Park ,  Jung-Hwan Park ,  Hideki Horii ,  Sung-Lae Cho

    发明人： Jeong-Hee Park ,  Jung-Hwan Park ,  Hideki Horii ,  Sung-Lae Cho

    IPC分类号： H01L21/06

    CPC分类号： H01L45/1625 ,  H01L27/2409 ,  H01L27/2472 ,  H01L45/04 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/143 ,  H01L45/144 ,  H01L45/1683

    摘要： A method of forming a resistance variable memory device, the method including forming a diode on a semiconductor substrate; forming a lower electrode on the diode; forming a first insulating film on the lower electrode, the first insulating film having an opening; forming a resistance variable film filling the opening such that the resistance variable film includes an amorphous region adjacent to a sidewall of the opening and a crystalline region adjacent to the lower electrode; and forming an upper electrode on the resistance variable film.

    摘要翻译： 一种形成电阻可变存储器件的方法，所述方法包括在半导体衬底上形成二极管; 在二极管上形成下电极; 在所述下电极上形成第一绝缘膜，所述第一绝缘膜具有开口; 形成填充所述开口的电阻变化膜，使得所述电阻变化膜包括与所述开口的侧壁相邻的非晶区域和与所述下部电极相邻的结晶区域; 并在电阻变化膜上形成上电极。

    Phase Change Memory Cell Employing a GeBiTe Layer as a Phase Change Material Layer, Phase Change Memory Device Including the Same, Electronic System Including the Same and Method of Fabricating the Same
    13.
    发明申请
    Phase Change Memory Cell Employing a GeBiTe Layer as a Phase Change Material Layer, Phase Change Memory Device Including the Same, Electronic System Including the Same and Method of Fabricating the Same 有权
    使用GeBiTe层作为相变材料层的相变存储单元，包括其的相变存储器件，包括其的电子系统及其制造方法

    公开(公告)号：US20070267721A1

    公开(公告)日：2007-11-22

    申请号：US11747395

    申请日：2007-05-11

    申请人： Bong-Jin Kuh ,  Yong-Ho Ha ,  Doo-Hwan Park ,  Jeong-Hee Park ,  Han-Bong Ko

    发明人： Bong-Jin Kuh ,  Yong-Ho Ha ,  Doo-Hwan Park ,  Jeong-Hee Park ,  Han-Bong Ko

    IPC分类号： H01L31/117 ,  H01L29/12

    CPC分类号： H01L45/144 ,  G11C11/5678 ,  G11C13/0004 ,  G11C2213/72 ,  G11C2213/79 ,  H01L27/2409 ,  H01L27/2436 ,  H01L27/2463 ,  H01L45/06 ,  H01L45/1233 ,  H01L45/1625

    摘要： A phase change memory cell includes an interlayer insulating layer formed on a semiconductor substrate, and a first electrode and a second electrode disposed in the interlayer insulating layer. A phase change material layer is disposed between the first and second electrodes. The phase change material layer may be an undoped GeBiTe layer, a doped GeBiTe layer containing an impurity or a doped GeTe layer containing an impurity. The undoped GeBiTe layer has a composition ratio within a range surrounded by four points (A1(Ge21.43, Bi16.67, Te61.9), A2(Ge44.51, Bi0.35, Te55.14), A3(Ge59.33, Bi0.5, Te40.17) and A4(Ge38.71, Bi16.13, Te45.16)) represented by coordinates on a triangular composition diagram having vertices of germanium (Ge), bismuth (Bi) and tellurium (Te). The doped GeBiTe layer contains an impurity and has a composition ratio within a range surrounded by four points (D1(Ge10, Bi20, Te70), D2(Ge30, Bi0, Te70), D3(Ge70, Bi0, Te30) and D4(Ge50, Bi20, Te30)) represented by coordinates on the triangular composition diagram.

    摘要翻译： 相变存储单元包括形成在半导体衬底上的层间绝缘层和设置在层间绝缘层中的第一电极和第二电极。 相变材料层设置在第一和第二电极之间。 相变材料层可以是未掺杂的GeBiTe层，包含杂质的掺杂GeBiTe层或含有杂质的掺杂GeTe层。 未掺杂的GeBiTe层的组成比在四个点（A 1（Ge 21.43，Bi 16.67，Te 61.9）， A 2（Ge 44.51，Bi 0.35，Te 55.14），A 3（Ge 59.33，Bi 40 ，Te <40.17 和A 4（Ge 38.71，Bi 16.13，Te 45.16） ））由具有锗（Ge），铋（Bi）和碲（Te）的顶点的三角形组成图上的坐标表示。 掺杂的GeBiTe层含有杂质，其组成比在四个点（D 1（Ge 10 O 12，Bi 20 O，Te 70） （3），D 2（Ge 30 30，Bi 0，Te 70），D 3（Ge 70） ，Bi 2 O 3，Te 30 N）和D 4（Ge 50，Bi 20，Te 30 ））由三角形组成图上的坐标表示。

    Magnetic tunnel junction structures and methods of fabrication
    17.
    发明授权
    Magnetic tunnel junction structures and methods of fabrication 有权
    磁隧道结结构和制造方法

    公开(公告)号：US07504266B2

    公开(公告)日：2009-03-17

    申请号：US11141057

    申请日：2005-06-01

    申请人： Kyu-Mann Lee ,  Hyun-Jo Kim ,  Jeong-Hee Park ,  Tae-Wan Kim ,  I-Hun Song ,  Seok-Jae Chung

    发明人： Kyu-Mann Lee ,  Hyun-Jo Kim ,  Jeong-Hee Park ,  Tae-Wan Kim ,  I-Hun Song ,  Seok-Jae Chung

    IPC分类号： H01L21/00

    CPC分类号： H01L27/228 ,  B82Y10/00 ,  H01L43/08

    摘要： A method for forming an MTJ structure suitable for use in a MRAM device having a bottom electrode including a layer of platinum, ruthenium, iridium, rhodium, osmium, palladium or their oxides and having reduced surface roughness to improve the hysteresis loop characteristics of the resulting MTJ structure. The bottom electrode layer may also combine the functions of both the seeding layer and bottom electrode of the conventional two-layer structure, thereby simplifying the manufacturing process.

    摘要翻译： 一种适用于具有包括铂，钌，铱，铑，锇，钯或其氧化物层的底部电极的MRAM器件的MTJ结构的方法，并且具有降低的表面粗糙度以改善所得到的磁滞回线特性 MTJ结构。 底部电极层也可以组合常规双层结构的接合层和底部电极的功能，从而简化了制造过程。