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    System protection map
    11.
    发明授权
    System protection map 有权
    系统保护图

    公开(公告)号：US06775750B2

    公开(公告)日：2004-08-10

    申请号：US10141661

    申请日：2002-05-08

    申请人： Steven D. Krueger

    发明人： Steven D. Krueger

    IPC分类号： G06F1200

    CPC分类号： G06F12/1483 ,  G06F12/1063 ,  G06F12/109 ,  H04W72/00

    摘要： A method and apparatus is provided for operating a digital system having several processors (102, 104) and peripheral devices (106, 116) connected to a shared memory subsystem (112). Two or more of the processors execute separate operating systems. In order to control access to shared resources, a set of address space regions within an address space of the memory subsystem is defined within system protection map (SPM) (150). Resource access rights are assigned to at least a portion of the set of regions to indicate which initiator resource is allowed to access each region. Using the address provided with the access request, the region being accessed by a memory access request is identified by the SPM. During each access request, the SPM identifies the source of the request using a resource identification value (R-ID) provided with each access request and then a determination is made of whether the resource accessing the identified region has access rights for the identified region. Access to the identified region is allowed to an initiator resource only if the resource has access rights to the identified region, otherwise an error process is initiated (151).

    摘要翻译： 提供了一种用于操作具有连接到共享存储器子系统（112）的多个处理器（102,104）和外围设备（106,116）的数字系统的方法和装置。 两个或多个处理器执行单独的操作系统。 为了控制对共享资源的访问，在系统保护映射（SPM）（150）内定义了存储器子系统的地址空间内的一组地址空间区域。 资源访问权限被分配给该组区域的至少一部分，以指示哪个启动器资源被允许访问每个区域。 使用访问请求提供的地址，由存储器访问请求访问的区域由SPM标识。 在每个访问请求期间，SPM使用每个访问请求提供的资源标识值（R-ID）来识别请求的源，然后确定访问所识别的区域的资源是否具有用于所识别的区域的访问权限。 仅当资源具有对所识别的区域的访问权限时才允许对所识别的区域的访问发起者资源，否则启动错误过程（151）。

    Prefetch circuity for prefetching variable size data
    12.
    发明授权
    Prefetch circuity for prefetching variable size data 失效
    预取电路用于预取可变大小的数据

    公开(公告)号：US06195735B1

    公开(公告)日：2001-02-27

    申请号：US08999091

    申请日：1997-12-29

    申请人： Steven D. Krueger ,  Jonathan H. Shiell

    发明人： Steven D. Krueger ,  Jonathan H. Shiell

    IPC分类号： G06F1200

    CPC分类号： G06F12/0862

    摘要： A microprocessor (12) comprising a cache circuit (20) and circuitry (46, 48, 41, 56) for issuing a prefetch request. The prefetch request (82) comprises an address (82a) and requests information of a first size (82b) from the cache circuit. The microprocessor also includes prefetch control circuitry (22), which comprises circuitry for receiving the prefetch request and evaluation circuitry for evaluating system parameters corresponding to the prefetch request. Additionally, the prefetch control circuitry comprises circuitry, responsive to the evaluation circuitry, for determining a size of information for a prefetch operation starting at the address from the cache circuit, where the prefetch operation corresponds to the prefetch request.

    摘要翻译： 一种包括高速缓存电路（20）和用于发出预取请求的电路（46,48,41,56）的微处理器（12）。 预取请求（82）包括地址（82a），并从高速缓存电路请求第一大小（82b）的信息。 微处理器还包括预取控制电路（22），其包括用于接收预取请求的电路和用于评估对应于预取请求的系统参数的评估电路。 此外，预取控制电路包括响应于评估电路的电路，用于确定从高速缓存电路的地址开始的预取操作的信息大小，其中预取操作对应于预取请求。

    Microprocessor circuits and systems with life spanned storage circuit for storing non-cacheable data
    13.
    发明授权
    Microprocessor circuits and systems with life spanned storage circuit for storing non-cacheable data 失效
    微处理器电路和具有生命跨度存储电路的系统，用于存储非高速缓存数据

    公开(公告)号：US06178481B1

    公开(公告)日：2001-01-23

    申请号：US08962987

    申请日：1997-10-31

    申请人： Steven D. Krueger ,  Jonathan H. Shiell

    发明人： Steven D. Krueger ,  Jonathan H. Shiell

    IPC分类号： G06F1200

    CPC分类号： G06F12/0888

    摘要： A microprocessor (5) for coupling to an external read/write memory (20) having an addressable storage space. This storage space stores cacheable digital data and non-cacheable (32) digital data. The microprocessor includes a data storage circuit (62) for storing a portion of the non-cacheable data. The microprocessor further includes an address storage circuit (64) for storing an address corresponding to the portion of the non-cacheable data. Still further, the microprocessor includes a counter (72) for advancing a count from an initial value (74) toward a threshold value (76) in response to an activity over time. The counter initiates its advancing operation in response to the data storage circuit receiving the portion of the non-cacheable data. Lastly, the microprocessor includes an indicator (66) for indicating the portion of the non-cacheable data in the data storage circuit is expired in response to the count reaching a threshold.

    摘要翻译： 一种用于耦合到具有可寻址存储空间的外部读/写存储器（20）的微处理器（5）。 该存储空间存储可缓存数字数据和不可缓存（32）数字数据。 微处理器包括用于存储不可缓存数据的一部分的数据存储电路（62）。 微处理器还包括地址存储电路（64），用于存储对应于不可缓存数据部分的地址。 此外，微处理器包括用于响应于随时间的活动而将计数从初始值（74）推向阈值（76）的计数器（72）。 响应于数据存储电路接收到不可缓存数据的一部分，计数器启动其前进操作。 最后，微处理器包括用于指示数据存储电路中的不可缓存数据的一部分响应于计数达到阈值而过期的指示符（66）。

    Cache memory controlled by system address properties
    16.
    发明授权
    Cache memory controlled by system address properties 有权
    高速缓存由系统地址属性控制

    公开(公告)号：US06629187B1

    公开(公告)日：2003-09-30

    申请号：US09702477

    申请日：2000-10-31

    申请人： Steven D. Krueger ,  David A. Comisky

    发明人： Steven D. Krueger ,  David A. Comisky

    IPC分类号： G06F1208

    CPC分类号： G06F12/0888 ,  G06F9/3885 ,  G06F9/3891 ,  Y02D10/13

    摘要： A digital system is provided with a microprocessor (100), a cache (120) and various memory and devices (140a-140n). Signals to control certain cache memory modes are provided by a physical address attribute memory (PAAM) (130). For devices present in the address space of the digital system that have different capabilities and characteristics, misuse is prevented by signaling an error or otherwise limiting the use of each device in response to attribute bits in the PAAM associated with the memory mapped address of the device. A memory management unit (110) with address translation capabilities and/or memory protection features may also be present, but is not required for operation of the PAAM.

    摘要翻译： 数字系统设置有微处理器（100），高速缓存（120）和各种存储器和设备（140a-140n）。 用于控制某些高速缓冲存储器模式的信号由物理地址属性存储器（PAAM）提供（130）。 对于存在于具有不同能力和特性的数字系统的地址空间中的设备，通过发送错误或以其他方式限制响应于与设备的存储器映射地址相关联的PAAM中的属性位的每个设备的使用来防止误用 。 具有地址转换能力和/或存储器保护特征的存储器管理单元（110）也可以存在，但是对于PAAM的操作不是必需的。

    Configurable expansion bus controller in a microprocessor-based system
    17.
    发明授权
    Configurable expansion bus controller in a microprocessor-based system 失效
    基于微处理器的系统中可配置的扩展总线控制器

    公开(公告)号：US6085269A

    公开(公告)日：2000-07-04

    申请号：US961789

    申请日：1997-10-31

    申请人： Tai-Yuen Chan ,  Steven D. Krueger ,  Jonathan H. Shiell

    发明人： Tai-Yuen Chan ,  Steven D. Krueger ,  Jonathan H. Shiell

    IPC分类号： G06F13/36 ,  G06F13/38 ,  G06F13/40 ,  G06F1/00

    CPC分类号： G06F13/385 ,  G06F13/4018

    摘要： A host module (2) including a host CPU (10) and a configurable expansion bus controller (28, 28', 128) is disclosed. The expansion bus controller (28, 28', 128) is configurable by way of configuration signals (BCFG) to be operable in various bus configurations for communicating signals between a module bus (IBUS) and external buses (XPCI1, XPCI0). These modes include combining the external buses (XPCI1, XPCI0) into a single bus of the 64-bit PCI type, operating the external buses (XPCI1, XPCI0) as separate 32-bit PCI buses, as separate CardBus buses, as separate AGP buses (either at one or multiple data transfers per cycle), or as combinations thereof. Certain of the configuration signals (BCFG) are used to select the clock frequencies at which the external buses (XPCI1, XPCI0) operate, in either of the 64-bit or 32-bit PCI protocols, or in the AGP bus protocol when present. The external buses (XPCI1, XPCI0) may be operable at different speeds, and at different protocols, depending upon the state of the configuration signals (BCFG).

    摘要翻译： 公开了一种包括主机CPU（10）和可配置扩展总线控制器（28,28'，128）的主机模块（2）。 扩展总线控制器（28,28'，128）可通过配置信号（BCFG）进行配置，以在各种总线配置中可操作，用于在模块总线（IBUS）和外部总线（XPCI1，XPCI0）之间传送信号。 这些模式包括将外部总线（XPCI1，XPCI0）组合为64位PCI类型的单总线，将外部总线（XPCI1，XPCI0）作为单独的32位PCI总线作为单独的CardBus总线，作为单独的AGP总线 （每个循环一次或多次数据传输），或作为其组合。 某些配置信号（BCFG）用于选择外部总线（XPCI1，XPCI0）在64位或32位PCI协议中的任何时钟或AGP总线协议中存在的时钟频率。 根据配置信号（BCFG）的状态，外部总线（XPCI1，XPCI0）可以以不同的速度和不同的协议操作。

    Microprocessor system with burstable, non-cacheable memory access support
    18.
    发明授权
    Microprocessor system with burstable, non-cacheable memory access support 失效
    微处理器系统具有可突发，不可缓存的内存访问支持

    公开(公告)号：US06032225A

    公开(公告)日：2000-02-29

    申请号：US769194

    申请日：1996-12-18

    申请人： Jonathan H. Shiell ,  Ashwini K. Nanda ,  Ian Chen ,  Steven D. Krueger

    发明人： Jonathan H. Shiell ,  Ashwini K. Nanda ,  Ian Chen ,  Steven D. Krueger

    IPC分类号： G06F12/08 ,  G06F13/28 ,  G06F12/00

    CPC分类号： G06F13/28 ,  G06F12/0888

    摘要： A microprocessor-based system (2) is disclosed, based on an x86-architecture microprocessor (5). The system includes a memory address space (30) and a input/output address space (40), where input/output operations are performed in an I/O mapped manner. According to a first embodiment of the invention, burstable access is performed to areas of the main memory (32) which are blocked from cache access, by the microprocessor (5) asserting the cache request signal (CACHE#) in combination with the control signal (M/IO#) indicating that an I/O operation is requested. The memory controller (10) interprets this combination as a burst request to the non-cacheable memory location (32), indicates the grant of burst access by asserting the cache acknowledge control signal (KEN#), and the burst memory access is then effected. According to a second embodiment of the invention, burst access to non-cacheable memory space (32) is acknowledged by the memory controller (60) by way of a burst acknowledge signal (BEN#) that is separate from the cache acknowledgment signal (KEN#).

    摘要翻译： 基于x86架构的微处理器（5）公开了一种基于微处理器的系统（2）。 该系统包括存储器地址空间（30）和输入/输出地址空间（40），其中以I / O映射方式执行输入/输出操作。 根据本发明的第一实施例，微处理器（5）结合控制信号来确定高速缓存请求信号（CACHE＃），对主存储器（32）的被高速缓存访​​问阻止的区域执行突发存取 （M / IO＃），表示请求I / O操作。 存储器控制器（10）将该组合解释为对非可缓存存储器位置（32）的突发请求，指示通过断言高速缓存确认控制信号（KEN＃）来准许突发存取，然后实现突发存储器访问 。 根据本发明的第二实施例，通过与高速缓存确认信号（KEN）分离的突发确认信号（BEN＃），由存储器控制器（60）确认对非可缓存存储器空间（32）的突发访问 ＃）。

    Circuits, systems, and methods with a memory interface for augmenting precharge control
    19.
    发明授权
    Circuits, systems, and methods with a memory interface for augmenting precharge control 有权
    具有用于增加预充电控制的存储器接口的电路，系统和方法

    公开(公告)号：US6002632A

    公开(公告)日：1999-12-14

    申请号：US154992

    申请日：1998-09-17

    申请人： Steven D. Krueger

    发明人： Steven D. Krueger

    IPC分类号： G11C8/00 ,  G11C8/12 ,  G11C8/18

    CPC分类号： G11C8/18 ,  G11C8/00 ,  G11C8/12

    摘要： A digital computing system (30). The digital computing system includes a memory (36) and a memory controller (34). The memory comprises at least one memory bank (B0), and that bank comprises a plurality of rows (R.sub.0 -R.sub.N) and a plurality of columns (C.sub.0 -C.sub.N). The memory controller circuit is coupled to control the memory, and comprises a first bus (38) for providing an address to the memory, and three additional buses (38, 40). A first of these additional buses provides a row address strobe signal (RAS*) to the memory, where assertion of the row address strobe signal represents an indication that an address on the bus is a valid row address directed to one of the plurality of rows. A second of these additional buses provides a column address strobe signal (CAS*) to the memory, where assertion of the column address strobe signal represents an indication that an address on the bus is a valid column address directed to at least one of the plurality of columns. A third of these additional buses provides a bank close signal (BC*) to the memory, where assertion of the bank close signal represents a request to the memory to immediately de-activate an active one of the plurality of rows.

    摘要翻译： 数字计算系统（30）。 数字计算系统包括存储器（36）和存储器控制器（34）。 存储器包括至少一个存储体（B0），并且该存储体包括多行（R0-RN）和多列（C0-CN）。 存储器控制器电路被耦合以控制存储器，并且包括用于向存储器提供地址的第一总线（38）和三个附加总线（38,40）。 这些附加总线中的第一个为存储器提供行地址选通信号（RAS *），其中行地址选通信号的断言表示总线上的地址是指向多行中的一个行的有效行地址的指示 。 这些附加总线中的第二个为存储器提供列地址选通信号（CAS *），其中列地址选通信号的断言表示总线上的地址是指向多个中的至少一个的有效列地址的指示 的列。 这些附加总线中的三分之一向存储器提供存储体闭合信号（BC *），其中存储体关闭信号的断言表示对存储器的请求，以立即取消激活多行中的活动的一行。