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1.发明授权
公开(公告)号：US6085269A
公开(公告)日：2000-07-04
申请号：US961789
申请日：1997-10-31
CPC分类号： G06F13/385 , G06F13/4018
摘要： A host module (2) including a host CPU (10) and a configurable expansion bus controller (28, 28', 128) is disclosed. The expansion bus controller (28, 28', 128) is configurable by way of configuration signals (BCFG) to be operable in various bus configurations for communicating signals between a module bus (IBUS) and external buses (XPCI1, XPCI0). These modes include combining the external buses (XPCI1, XPCI0) into a single bus of the 64-bit PCI type, operating the external buses (XPCI1, XPCI0) as separate 32-bit PCI buses, as separate CardBus buses, as separate AGP buses (either at one or multiple data transfers per cycle), or as combinations thereof. Certain of the configuration signals (BCFG) are used to select the clock frequencies at which the external buses (XPCI1, XPCI0) operate, in either of the 64-bit or 32-bit PCI protocols, or in the AGP bus protocol when present. The external buses (XPCI1, XPCI0) may be operable at different speeds, and at different protocols, depending upon the state of the configuration signals (BCFG).
摘要翻译： 公开了一种包括主机CPU（10）和可配置扩展总线控制器（28,28'，128）的主机模块（2）。 扩展总线控制器（28,28'，128）可通过配置信号（BCFG）进行配置，以在各种总线配置中可操作，用于在模块总线（IBUS）和外部总线（XPCI1，XPCI0）之间传送信号。 这些模式包括将外部总线（XPCI1，XPCI0）组合为64位PCI类型的单总线，将外部总线（XPCI1，XPCI0）作为单独的32位PCI总线作为单独的CardBus总线，作为单独的AGP总线 （每个循环一次或多次数据传输），或作为其组合。 某些配置信号（BCFG）用于选择外部总线（XPCI1，XPCI0）在64位或32位PCI协议中的任何时钟或AGP总线协议中存在的时钟频率。 根据配置信号（BCFG）的状态，外部总线（XPCI1，XPCI0）可以以不同的速度和不同的协议操作。
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2.发明授权Microprocessor circuits, systems, and methods with combined on-chip pixel and non-pixel cache structure 有权具有组合片上像素和非像素缓存结构的微处理器电路，系统和方法公开(公告)号：US06449692B1
公开(公告)日：2002-09-10
申请号：US09212034
申请日：1998-12-15
申请人： Steven D. Krueger , Jonathan H. Shiell , Ian Chen
发明人： Steven D. Krueger , Jonathan H. Shiell , Ian Chen
IPC分类号： G06F1208
CPC分类号： G06F12/0897 , G06F3/14 , G06F12/0848 , G06F12/0875 , G09G2360/121
摘要： A computer system (8) comprising a central processing unit (12) and a memory hierarchy. The memory hierarchy comprises a first cache memory (16) and a second cache memory (26). The first cache memory is operable to store non-pixel-information, wherein the non-pixel information is accessible for processing by the central processing unit. The second cache memory is higher in the memory hierarchy than the first cache memory, and has a number of storage locations operable to store non-pixel information (26b) and pixel data (26a). Lastly, the computer system comprises cache control circuitry (24) for dynamically apportioning the number of storage locations such that a first group of the storage locations are for storing non-pixel information and such that a second group of the storage locations are for storing pixel data.
摘要翻译： 一种包括中央处理单元（12）和存储器层级的计算机系统（8）。 存储器层级包括第一高速缓存存储器（16）和第二高速缓存存储器（26）。 第一高速缓冲存储器可操作以存储非像素信息，其中非像素信息可被中央处理单元处理。 第二高速缓冲存储器在存储器层级中高于第一高速缓冲存储器，并且具有可操作用于存储非像素信息（26b）和像素数据（26a）的多个存储位置。 最后，计算机系统包括高速缓存控制电路（24），用于动态分配存储位置的数量，使得第一组存储位置用于存储非像素信息，并且第二组存储位置用于存储像素 数据。
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3.发明授权Class categorized storage circuit for storing non-cacheable data until receipt of a corresponding terminate signal 失效用于存储非可缓存数据的类分类存储电路，直到接收到相应的终止信号为止公开(公告)号：US06173368B2
公开(公告)日：2001-01-09
申请号：US09092133
申请日：1998-06-05
IPC分类号： G06F1328
CPC分类号： G06F12/0888 , G06F2212/6022
摘要： A microprocessor (62) for coupling to an external read/write memory (70) having an addressable storage space for storing data. The microprocessor includes a data storage circuit (76) for storing a portion of the data, where that portion of data comprises non-cacheable data. The microprocessor further includes a class storage circuit (80) for storing a class identifier corresponding to the portion of the non-cacheable data, as well as an input (TERMINATE) for receiving a terminate signal and an input (CLASS) for receiving a class signal. Lastly, the microprocessor includes an indicator (82) for indicating that the portion of the non-cacheable data in the data storage circuit is expired in response to assertions of the terminate signal and the class signal matching the class identifier.
摘要翻译： 一种用于耦合到具有用于存储数据的可寻址存储空间的外部读/写存储器（70）的微处理器（62）。 微处理器包括用于存储数据的一部分的数据存储电路（76），其中该部分数据包括不可缓存的数据。 微处理器还包括用于存储对应于不可缓存数据的部分的类标识符的类存储电路（80）以及用于接收终止信号的输入（TERMINATE）和用于接收类的输入（CLASS） 信号。 最后，微处理器包括一个指示符（82），用于指示数据存储电路中的不可缓存数据的一部分是响应终止信号的断言和符合类标识符的类信号而过期的。
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4.发明授权Microprocessor system with burstable, non-cacheable memory access support 失效微处理器系统具有可突发，不可缓存的内存访问支持
公开(公告)号：US06032225A
公开(公告)日：2000-02-29
申请号：US769194
申请日：1996-12-18
CPC分类号： G06F13/28 , G06F12/0888
摘要： A microprocessor-based system (2) is disclosed, based on an x86-architecture microprocessor (5). The system includes a memory address space (30) and a input/output address space (40), where input/output operations are performed in an I/O mapped manner. According to a first embodiment of the invention, burstable access is performed to areas of the main memory (32) which are blocked from cache access, by the microprocessor (5) asserting the cache request signal (CACHE#) in combination with the control signal (M/IO#) indicating that an I/O operation is requested. The memory controller (10) interprets this combination as a burst request to the non-cacheable memory location (32), indicates the grant of burst access by asserting the cache acknowledge control signal (KEN#), and the burst memory access is then effected. According to a second embodiment of the invention, burst access to non-cacheable memory space (32) is acknowledged by the memory controller (60) by way of a burst acknowledge signal (BEN#) that is separate from the cache acknowledgment signal (KEN#).
摘要翻译： 基于x86架构的微处理器（5）公开了一种基于微处理器的系统（2）。 该系统包括存储器地址空间（30）和输入/输出地址空间（40），其中以I / O映射方式执行输入/输出操作。 根据本发明的第一实施例，微处理器（5）结合控制信号来确定高速缓存请求信号（CACHE＃），对主存储器（32）的被高速缓存访问阻止的区域执行突发存取 （M / IO＃），表示请求I / O操作。 存储器控制器（10）将该组合解释为对非可缓存存储器位置（32）的突发请求，指示通过断言高速缓存确认控制信号（KEN＃）来准许突发存取，然后实现突发存储器访问 。 根据本发明的第二实施例，通过与高速缓存确认信号（KEN）分离的突发确认信号（BEN＃），由存储器控制器（60）确认对非可缓存存储器空间（32）的突发访问 ＃）。
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公开(公告)号：US06195735B1
公开(公告)日：2001-02-27
申请号：US08999091
申请日：1997-12-29
IPC分类号： G06F1200
CPC分类号： G06F12/0862
摘要： A microprocessor (12) comprising a cache circuit (20) and circuitry (46, 48, 41, 56) for issuing a prefetch request. The prefetch request (82) comprises an address (82a) and requests information of a first size (82b) from the cache circuit. The microprocessor also includes prefetch control circuitry (22), which comprises circuitry for receiving the prefetch request and evaluation circuitry for evaluating system parameters corresponding to the prefetch request. Additionally, the prefetch control circuitry comprises circuitry, responsive to the evaluation circuitry, for determining a size of information for a prefetch operation starting at the address from the cache circuit, where the prefetch operation corresponds to the prefetch request.
摘要翻译： 一种包括高速缓存电路（20）和用于发出预取请求的电路（46,48,41,56）的微处理器（12）。 预取请求（82）包括地址（82a），并从高速缓存电路请求第一大小（82b）的信息。 微处理器还包括预取控制电路（22），其包括用于接收预取请求的电路和用于评估对应于预取请求的系统参数的评估电路。 此外，预取控制电路包括响应于评估电路的电路，用于确定从高速缓存电路的地址开始的预取操作的信息大小，其中预取操作对应于预取请求。
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6.发明授权Microprocessor circuits and systems with life spanned storage circuit for storing non-cacheable data 失效微处理器电路和具有生命跨度存储电路的系统，用于存储非高速缓存数据公开(公告)号：US06178481B1
公开(公告)日：2001-01-23
申请号：US08962987
申请日：1997-10-31
IPC分类号： G06F1200
CPC分类号： G06F12/0888
摘要： A microprocessor (5) for coupling to an external read/write memory (20) having an addressable storage space. This storage space stores cacheable digital data and non-cacheable (32) digital data. The microprocessor includes a data storage circuit (62) for storing a portion of the non-cacheable data. The microprocessor further includes an address storage circuit (64) for storing an address corresponding to the portion of the non-cacheable data. Still further, the microprocessor includes a counter (72) for advancing a count from an initial value (74) toward a threshold value (76) in response to an activity over time. The counter initiates its advancing operation in response to the data storage circuit receiving the portion of the non-cacheable data. Lastly, the microprocessor includes an indicator (66) for indicating the portion of the non-cacheable data in the data storage circuit is expired in response to the count reaching a threshold.
摘要翻译： 一种用于耦合到具有可寻址存储空间的外部读/写存储器（20）的微处理器（5）。 该存储空间存储可缓存数字数据和不可缓存（32）数字数据。 微处理器包括用于存储不可缓存数据的一部分的数据存储电路（62）。 微处理器还包括地址存储电路（64），用于存储对应于不可缓存数据部分的地址。 此外，微处理器包括用于响应于随时间的活动而将计数从初始值（74）推向阈值（76）的计数器（72）。 响应于数据存储电路接收到不可缓存数据的一部分，计数器启动其前进操作。 最后，微处理器包括用于指示数据存储电路中的不可缓存数据的一部分响应于计数达到阈值而过期的指示符（66）。
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公开(公告)号：US20130046934A1
公开(公告)日：2013-02-21
申请号：US13209439
申请日：2011-08-15
IPC分类号： G06F12/08
CPC分类号： G06F12/0897
摘要： A caching circuit includes tag memories for storing tagged addresses of a first cache. On-chip data memories are arranged in the same die as the tag memories, and the on-chip data memories form a first sub-hierarchy of the first cache. Off-chip data memories are arranged in a different die as the tag memories, and the off-chip data memories form a second sub-hierarchy of the first cache. Sources (such as processors) are arranged to use the tag memories to service first cache requests using the first and second sub-hierarchies of the first cache.
摘要翻译： 缓存电路包括用于存储第一高速缓存的标记地址的标签存储器。 片上数据存储器被布置在与标签存储器相同的芯片中，并且片上数据存储器形成第一高速缓存的第一子层。 片外数据存储器被布置在不同的管芯中作为标签存储器，并且片外数据存储器形成第一高速缓存的第二子层级。 源（例如处理器）被布置为使用标签存储器来使用第一高速缓存的第一和第二子层次来服务第一高速缓存请求。
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8.发明授权
公开(公告)号：US6088280A
公开(公告)日：2000-07-11
申请号：US413928
申请日：1999-10-07
申请人： Wilbur Christian Vogley , Anthony M. Balistreri , Karl M. Guttag , Steven D. Krueger , Duy-Loan T. Le , Joseph H. Neal , Kenneth A. Poteet , Joseph P. Hartigan , Roger D. Norwood
发明人： Wilbur Christian Vogley , Anthony M. Balistreri , Karl M. Guttag , Steven D. Krueger , Duy-Loan T. Le , Joseph H. Neal , Kenneth A. Poteet , Joseph P. Hartigan , Roger D. Norwood
IPC分类号： G06F12/00 , G11C7/10 , G11C11/407 , G11C7/00
CPC分类号： G11C7/1006 , G11C7/1018 , G11C7/1072
摘要： A synchronous random access memory is arranged to be responsive directly to a system clock signal for operating synchronously with the associated microprocessor. The synchronous random access memory is further arranged to either write-in or read out data in a synchronous burst operation or synchronous wrap operation in addition to synchronous random access operations. The synchronous random access memory device may be fabricated as a dynamic storage device or as a static storage device.
摘要翻译： 同步随机存取存储器被布置为直接响应于系统时钟信号，以与相关联的微处理器同步操作。 同步随机存取存储器还被布置成除了同步随机存取操作之外，以同步脉冲串操作或同步包络操作来写入或读出数据。 同步随机存取存储器件可以制造为动态存储器件或静态存储器件。
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公开(公告)号：US5008807A
公开(公告)日：1991-04-16
申请号：US517979
申请日：1990-04-27
CPC分类号： G06F9/30192 , G06F9/30069 , G06F9/30145 , G06F9/30178 , G06F9/322
摘要： The abbreviated jump field of the present invention enables each instruction word within the data processing apparatus to cause an instruction sequence branch to one of a limited number of destinations. Each instruction word of the data processing apparatus includes a limited number of bits which are decoded to specify one of a small set of instruction destinations. One of the possible destinations is the normal default destination of the next instruction word. In addition a relatively large number of branch instructions have been found to specify a rather limited number of destinations. In the preferred embodiment of the present invention the limited number of bits of the abbreviated jump field is employed to specify one of these widely used destinations. The widely used destinations may include a return instruction, a conditional skip of execution of the next instruction and various error handling and error recovery routines.
摘要翻译： 本发明的缩写跳转领域使得数据处理装置内的每个指令字使得指令序列分支到有限数目的目的地之一。 数据处理装置的每个指令字包括有限数量的位，其被解码以指定一小组指令目的地之一。 其中一个可能的目的地是下一个指令字的正常默认目的地。 此外，已经发现相对大量的分支指令指定相当有限数量的目的地。 在本发明的优选实施例中，使用缩写跳转字段的有限数量的比特来指定这些广泛使用的目的地之一。 广泛使用的目的地可以包括返回指令，执行下一条指令的条件跳过以及各种错误处理和错误恢复例程。
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10.发明授权Memory module including read-write memory and read-only configuration memory accessed only sequentially and computer system using at least one such module 失效内存模块包括读写存储器和只读配置存储器，只能顺序访问，计算机系统至少使用一个这样的模块
公开(公告)号：US5598540A
公开(公告)日：1997-01-28
申请号：US475244
申请日：1995-06-07
申请人： Steven D. Krueger
发明人： Steven D. Krueger
CPC分类号： G06F12/0684
摘要： A computer includes a processor for processing data, and memory modules for storing the data. Each memory module includes a read-write memory and a configuration memory. The configuration memory (i) contains memory module characteristic information, (ii) is adapted for storing a sequence of binary data values, accessing the stored binary data only in sequential order, and only at the first data value or the next data value, and (iii) has a NEXT signal pin. The configuration memory is adapted for receiving at the NEXT signal pin, and responding to, a CAS signal used by standard DRAMs. In other features of the invention, the memory module characteristic information includes an identification code for the manufacturer of the memory module, a part number for the memory module, the depth of the memory, access times to read full and page, and delay times to read and write full and page.
摘要翻译： 计算机包括用于处理数据的处理器和用于存储数据的存储器模块。 每个存储器模块包括读写存储器和配置存储器。 配置存储器（i）包含存储器模块特性信息，（ii）适于存储二进制数据值序列，仅按顺序访问所存储的二进制数据，并且仅在第一数据值或下一个数据值，以及 （iii）具有+ E，ovs NEXT + EE信号引脚。 配置存储器适于在+ E，ovs NEXT + EE信号引脚处接收，并响应标准DRAM使用的+ E，ovs CAS + EE信号。 在本发明的其他特征中，存储器模块特性信息包括用于存储器模块的制造商的识别码，存储器模块的部件号，存储器的深度，读取完整和页面的访问时间以及延迟时间 读写完整和页面。
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