公开(公告)号：US08760324B1

公开(公告)日：2014-06-24

申请号：US13339210

申请日：2011-12-28

申请人： Gil Stoler ,  Eitan Joshua ,  Shaul Chapman

发明人： Gil Stoler ,  Eitan Joshua ,  Shaul Chapman

IPC分类号： H03M7/00

CPC分类号： H03M5/02

摘要： Some of the embodiments of the present disclosure provide a method of transferring data from a fast clock domain associated with a fast clock signal to a slow clock domain associated with a slow clock signal, the method comprising receiving first fast data from the fast clock domain during a first fast clock cycle, wherein the first fast clock cycle is a first full fast clock cycle in a first slow clock cycle; and propagating, during the first full fast clock cycle in the first slow clock cycle, the received first fast data to the slow clock domain. Other embodiments are also described and claimed.

摘要翻译： 本公开的一些实施例提供了一种从与快速时钟信号相关联的快速时钟域传送数据到与慢时钟信号相关联的慢时钟域的方法，该方法包括：在快速时钟域期间从快速时钟域接收第一快速数据 第一快速时钟周期，其中所述第一快速时钟周期是第一慢时钟周期中的第一全快时钟周期; 并且在第一慢时钟周期的第一个全快速时钟周期期间将接收的第一快速数据传播到慢时钟域。 还描述和要求保护其他实施例。

公开(公告)号：US08484421B1

公开(公告)日：2013-07-09

申请号：US12624242

申请日：2009-11-23

申请人： Tarek Rohana ,  Adi Habusha ,  Gil Stoler

发明人： Tarek Rohana ,  Adi Habusha ,  Gil Stoler

IPC分类号： G06F13/00 ,  G06F9/30

CPC分类号： G06F12/0857 ,  G06F9/3802 ,  G06F9/3814 ,  G06F12/0862

摘要： Embodiments of the present disclosure provide a system on a chip (SOC) comprising a processing core, and a cache including a cache instruction port, a cache data port, and a port utilization circuitry configured to selectively fetch instructions through the cache instruction port and selectively pre-fetch instructions through the cache data port. Other embodiments are also described and claimed.

摘要翻译： 本公开的实施例提供了一种包括处理核心的芯片系统（SOC），以及包括高速缓存指令端口，高速缓存数据端口和端口利用电路的高速缓存，其被配置为选择性地通过高速缓存指令端口获取指令，并且选择性地 通过缓存数据端口预取指令。 还描述和要求保护其他实施例。

公开(公告)号：US08332590B1

公开(公告)日：2012-12-11

申请号：US12491025

申请日：2009-06-24

申请人： Tarek Rohana ,  Gil Stoler

发明人： Tarek Rohana ,  Gil Stoler

IPC分类号： G06F12/00 ,  G06F13/00

CPC分类号： G06F12/084 ,  G06F12/0831 ,  G06F12/0855 ,  G06F12/0857 ,  G06F2212/1024

摘要： A command processing pipeline is coupled to a shared cache. The command processing pipeline comprises (i) a first command processing stage configured to sequentially receive and process first and second cache commands, and (ii) a second command processing stage coupled to the first command processing stage. The first and the second command processing stages are two consecutive command processing stages of the command processing pipeline. The first and second command processing stages may access different groups of cache resources, and the first and second cache commands may be processed during consecutive clock cycles of a clock signal. Processing of the second cache command may be performed independently of an outcome of processing the first cache command by the first command processing stage. A third command processing stage may write data associated with the first cache command to one of a valid memory and a data memory included in the cache.

摘要翻译： 命令处理流水线耦合到共享缓存。 命令处理流水线包括：（i）第一命令处理级，被配置为顺序地接收和处理第一和第二高速缓存命令;以及（ii）耦合到第一命令处理级的第二命令处理级。 第一和第二命令处理阶段是命令处理流水线的两个连续的命令处理阶段。 第一和第二命令处理阶段可以访问不同的缓存资源组，并且可以在时钟信号的连续时钟周期期间处理第一和第二高速缓存命令。 可以独立于第一命令处理级处理第一高速缓存命令的结果来执行第二高速缓存命令的处理。 第三命令处理阶段可以将与第一高速缓存命令相关联的数据写入高速缓存中包含的有效存储器和数据存储器之一。

公开(公告)号：US08117395B1

公开(公告)日：2012-02-14

申请号：US12506805

申请日：2009-07-21

申请人： Tarek Rohana ,  Gil Stoler

发明人： Tarek Rohana ,  Gil Stoler

IPC分类号： G06F13/00

CPC分类号： G06F12/0864 ,  G06F12/084 ,  G06F12/0855 ,  G06F12/12

摘要： Some of the embodiments of the present disclosure provide a command processing pipeline to be operatively coupled to a shared cache, the command processing pipeline comprising a command processing pipeline operatively coupled to the N-way cache and configured to process a sequence of cache commands, wherein a way of the N ways of the cache with which an address of a cache command matches is a hit way for the cache command in case the cache command is a hit. In one embodiment, the command processing pipeline may be configured to receive a first cache command from one of the plurality of processing cores, select a way, from the N ways, as a potential eviction way, and generate, based at least in part on the received first cache command, N selection signals corresponding to the N ways, wherein each selection signal is indicative of whether the corresponding way is (A). the hit way and/or the eviction way, or (B). neither the hit way nor the eviction way. Other embodiments are also described and claimed.

摘要翻译： 本公开的一些实施例提供了可操作地耦合到共享高速缓存的命令处理流水线，该命令处理流水线包括操作地耦合到N路缓存并被配置为处理高速缓存命令序列的命令处理流水线，其中 高速缓存命令的地址与其匹配的缓存的N路的方式是在缓存命令是命中的情况下用于高速缓存命令的命中方式。 在一个实施例中，命令处理流水线可以被配置为从多个处理核心之一接收第一高速缓存命令，从N个方式中选择一种方式作为潜在的驱逐方式，并至少部分基于 接收到的第一高速缓存命令，N个选择信号对应于N个方式，其中每个选择信号指示对应的方式是否是（A）。 命中方式和/或驱逐方式，或（B）。 既不是命中的方式也不是驱逐的方式。 还描述和要求保护其他实施例。

公开(公告)号：US08089378B1

公开(公告)日：2012-01-03

申请号：US12706605

申请日：2010-02-16

申请人： Gil Stoler ,  Eitan Joshua ,  Shaul Chapman

发明人： Gil Stoler ,  Eitan Joshua ,  Shaul Chapman

IPC分类号： H03M7/00

CPC分类号： H03M5/02

摘要： Some of the embodiments of the present disclosure provide a method of transferring data from a fast clock domain associated with a fast clock signal to a slow clock domain associated with a slow clock signal, the method comprising receiving first fast data from the fast clock domain during a first fast clock cycle, wherein the first fast clock cycle is a first full fast clock cycle in a first slow clock cycle; and propagating, during the first full fast clock cycle in the first slow clock cycle, the received first fast data to the slow clock domain. Other embodiments are also described and claimed.

摘要翻译： 本公开的一些实施例提供了一种从与快速时钟信号相关联的快速时钟域传送数据到与慢时钟信号相关联的慢时钟域的方法，该方法包括：在快速时钟域期间从快速时钟域接收第一快速数据 第一快速时钟周期，其中所述第一快速时钟周期是第一慢时钟周期中的第一全快时钟周期; 并且在第一慢时钟周期的第一个全快速时钟周期期间将接收的第一快速数据传播到慢时钟域。 还描述和要求保护其他实施例。

公开(公告)号：US07652516B2

公开(公告)日：2010-01-26

申请号：US11876526

申请日：2007-10-22

申请人： Ido Bourstein ,  Yiftach Banai ,  Gil Stoler

发明人： Ido Bourstein ,  Yiftach Banai ,  Gil Stoler

IPC分类号： H03K3/00

CPC分类号： H03K5/135 ,  G06F1/08 ,  G11C7/22 ,  G11C7/222

摘要： A apparatus and method are disclosed for generating one or more clock signals. A clock signal is generated based on pattern signals and a reference clock signal. When the reference clock signal transitions high, the state of a first pattern signal is output, and when the reference clock signal transitions low, the state of a second pattern signal is output. Successive states of the first and second pattern signals, selected according to the reference clock signal, provide the generated clock signal.

摘要翻译： 公开了一种用于产生一个或多个时钟信号的装置和方法。 基于模式信号和参考时钟信号产生时钟信号。 当参考时钟信号变为高电平时，输出第一模式信号的状态，并且当参考时钟信号变为低电平时，输出第二模式信号的状态。 根据参考时钟信号选择的第一和第二模式信号的连续状态提供所生成的时钟信号。

公开(公告)号：US20080094117A1

公开(公告)日：2008-04-24

申请号：US11876526

申请日：2007-10-22

申请人： Gil Stoler ,  Ido Bourstein ,  Yiftach Banai

发明人： Gil Stoler ,  Ido Bourstein ,  Yiftach Banai

IPC分类号： H03L7/06

CPC分类号： H03K5/135 ,  G06F1/08 ,  G11C7/22 ,  G11C7/222

摘要： A apparatus and method are disclosed for generating one or more clock signals. A clock signal is generated based on pattern signals and a reference clock signal. When the reference clock signal transitions high, the state of a first pattern signal is output, and when the reference clock signal transitions low, the state of a second pattern signal is output. Successive states of the first and second pattern signals, selected according to the reference clock signal, provide the generated clock signal.

摘要翻译： 公开了一种用于产生一个或多个时钟信号的装置和方法。 基于模式信号和参考时钟信号产生时钟信号。 当参考时钟信号变为高电平时，输出第一模式信号的状态，并且当参考时钟信号变为低电平时，输出第二模式信号的状态。 根据参考时钟信号选择的第一和第二模式信号的连续状态提供所生成的时钟信号。

公开(公告)号：US6016551A

公开(公告)日：2000-01-18

申请号：US994303

申请日：1997-12-19

申请人： Gil Stoler ,  Tosaki Nakanishi

发明人： Gil Stoler ,  Tosaki Nakanishi

IPC分类号： G06F1/10 ,  G06F1/32 ,  G06F12/08 ,  G06F12/00

CPC分类号： G06F1/3237 ,  G06F1/10 ,  G06F1/3203 ,  G06F12/0831 ,  Y02B60/1221

摘要： A microprocessor having a cache memory unit, an execution unit, and clock masking circuitry is described. Both units are responsive to a clock signal that can be masked by the clock masking circuitry in order to reduce the power consumption of the microprocessor. Based on a signal that indicates a potential impending cache snoop, the clock masking circuitry can unmask the clock signal to the cache unit without unmasking the clock signal to the execution unit.

摘要翻译： 描述了具有高速缓冲存储器单元，执行单元和时钟屏蔽电路的微处理器。 两个单元响应于可被时钟屏​​蔽电路屏蔽的时钟信号，以便降低微处理器的功耗。 基于指示潜在的即将到来的高速缓存窥探的信号，时钟屏蔽电路可以将时钟信号屏蔽到高速缓存单元，而不会将时钟信号屏蔽到执行单元。