公开(公告)号：US07185224B1

公开(公告)日：2007-02-27

申请号：US10731971

申请日：2003-12-10

申请人： William Fredenburg ,  Kenneth Michael Key ,  Michael L. Wright ,  John William Marshall

发明人： William Fredenburg ,  Kenneth Michael Key ,  Michael L. Wright ,  John William Marshall

IPC分类号： G06F11/00

CPC分类号： G06F11/2242

摘要： A processor isolation technique enhances debug capability in a multiprocessor circuit. A bypass register has a bit location which may indicate that a processor is to be bypassed. A code entry point is selected to permit a downstream processor to do the work of the bypassed processor. The processors may be arrayed in a pipeline.

摘要翻译： 处理器隔离技术增强了多处理器电路中的调试能力。 旁路寄存器具有可以指示处理器被旁路的位置。 选择代码入口点以允许下游处理器执行旁路处理器的工作。 处理器可以排列在管道中。

公开(公告)号：US06681341B1

公开(公告)日：2004-01-20

申请号：US09432526

申请日：1999-11-03

申请人： William Fredenburg ,  Kenneth Michael Key ,  Michael L. Wright ,  John William Marshall

发明人： William Fredenburg ,  Kenneth Michael Key ,  Michael L. Wright ,  John William Marshall

IPC分类号： G06F1100

CPC分类号： G06F11/2242

摘要： A processor isolation technique enhances debug capability in a highly integrated multiprocessor circuit containing a programmable arrayed processing engine for efficiently processing transient data within an intermediate network station of a computer network. The technique comprises a mechanism for programming a code entry point for each processor of a processor complex utilizing a register set that is accessible via an out-of-band bus coupled to a remote processor of the engine. The programmable entry point mechanism operates in conjunction with a bypass capability that passes transient data through a processor complex that is not functional, not running or otherwise unable to process data. Another aspect of the debug technique involves the ability to override completion control signals provided by each processor complex in order to advance a pipeline of the processing engine.

摘要翻译： 处理器隔离技术在包含可编程阵列处理引擎的高度集成的多处理器电路中增强了调试能力，用于有效地处理计算机网络的中间网络站内的瞬态数据。 该技术包括一种用于使用可经由耦合到发动机的远程处理器的带外总线访问的寄存器组来对处理器复合体的每个处理器进行编码入口点的机制。 可编程入口点机制与旁路能力相结合，该旁路能力通过不起作用或以其他方式不能处理数据的处理器复合体传递瞬态数据。 调试技术的另一方面涉及覆盖由每个处理器复合体提供的完成控制信号以提升处理引擎的流水线的能力。

公开(公告)号：US06385747B1

公开(公告)日：2002-05-07

申请号：US09212314

申请日：1998-12-14

申请人： Jeffery Burl Scott ,  Kenneth Michael Key ,  Michael L. Wright ,  Scott Nellenbach

发明人： Jeffery Burl Scott ,  Kenneth Michael Key ,  Michael L. Wright ,  Scott Nellenbach

IPC分类号： G11C2900

CPC分类号： G11C29/48 ,  G11C29/40

摘要： A technique is provided for use in testing replicated components (e.g., identical circuit components) of an electronic device for defects. In one aspect of this testing technique, the same test inputs may be broadcast, in parallel, from a single test interface to each of the replicated components of the electronic device under test. Respective test outputs generated by the replicated components in response to the test inputs may be supplied to a comparator, comprised in the electronic device, that compares the respective test outputs to each other and generates a fault signal if corresponding test outputs are not identical. This fault signal may be supplied to an external test interface pin of the single test interface, and its assertion may indicate that one or more of the replicated components may be defective. The respective test outputs may be multiplexed to permit output via an external interface of respective test outputs from a selected component. These respective test outputs may be compared to expected values therefor whereby to determine presence and/or nature of defects in the replicated components.

摘要翻译： 提供了用于测试用于缺陷的电子设备的复制组件（例如，相同的电路组件）的技术。 在该测试技术的一个方面，相同的测试输入可以并行地从单个测试接口广播到被测试的电子设备的每个复制组件。 响应于测试输入而由复制组件生成的各个测试输出可以被提供给包括在电子设备中的比较器，其将相应的测试输出彼此进行比较，并且如果相应的测试输出不相同则产生故障信号。 该故障信号可以被提供给单个测试接口的外部测试接口引脚，并且其断言可以指示一个或多个复制部件可能是有缺陷的。 相应的测试输出可以被多路复用以允许经由所选择的组件的相应测试输出的外部接口的输出。 这些各自的测试输出可以与期望值进行比较，从而确定复制组件中的缺陷的存在和/或性质。

公开(公告)号：US06876961B1

公开(公告)日：2005-04-05

申请号：US09384504

申请日：1999-08-27

申请人： John W. Marshall ,  Kenneth Michael Key ,  Scott Nellenbach

发明人： John W. Marshall ,  Kenneth Michael Key ,  Scott Nellenbach

IPC分类号： G06F17/50

CPC分类号： G06F17/5022

摘要： A technique is provided for use in computerized modeling of an electronic system. The technique bases simulation of the system's operation (e.g., timing operation) upon both actual physical characteristics of a part of the system, and hierarchical analysis-based models of the rest of the system.

摘要翻译： 提供了一种用于电子系统的计算机化建模的技术。 该技术基于系统的一部分的实际物理特性和系统的其余部分的基于分析的分析模型来对系统的操作（例如，定时操作）进行模拟。

公开(公告)号：US06356548B1

公开(公告)日：2002-03-12

申请号：US09106245

申请日：1998-06-29

申请人： Scott Nellenbach ,  Kenneth Michael Key ,  Edward D. Paradise ,  Kenneth H. Potter, Jr.

发明人： Scott Nellenbach ,  Kenneth Michael Key ,  Edward D. Paradise ,  Kenneth H. Potter, Jr.

IPC分类号： H04L1240

CPC分类号： H04L49/102 ,  H04L49/205 ,  H04L49/254 ,  H04L49/3018 ,  H04L49/3027 ,  H04L49/351 ,  H04Q11/04 ,  H04Q2213/13003 ,  H04Q2213/13056 ,  H04Q2213/13292 ,  H04Q2213/13299 ,  H04Q2213/1334 ,  H04Q2213/13341

摘要： A multi-port switching device architecture decouples decode logic circuitry of each port of a network switch from its respective state machine logic circuitry and organizes the state machine logic as pools of transmit/receive engine resources that are shared by each of the decode logic circuits. Intermediate priority logic of the switching device cooperates with the decode logic and pooled resources to allocate frames among available resources in accordance with predetermined ordering and fairness policies. These policies prevent misordering of frames from a single source while ensuring that all ports in the device are serviced fairly.

摘要翻译： 多端口交换设备架构将网络交换机的每个端口的解码逻辑电路与其相应的状态机逻辑电路分离，并将状态机逻辑组织为由每个解码逻辑电路共享的发送/接收引擎资源池。 交换设备的中间优先级逻辑与解码逻辑和汇集的资源协调，以根据预定的排序和公平策略在可用资源之间分配帧。 这些策略可防止框架从单一来源错误排列，同时确保设备中的所有端口都能公平地进行维护。