公开(公告)号：US06823405B1

公开(公告)日：2004-11-23

申请号：US10093349

申请日：2002-03-07

申请人： Tahsin Askar

发明人： Tahsin Askar

IPC分类号： G06F300

CPC分类号： G06F13/128

摘要： An apparatus for initiating partial transactions in a peripheral interface circuit for an I/O node of a computer system. An apparatus for performing partial transfers on a peripheral bus in response to a request for a stream of data includes a data buffer coupled to a control unit. The data buffer may be configured to store one or more data packets each containing data forming a portion of the data stream. The control unit may be configured to determine the presence of data packets stored in the data buffer that collectively contain a sequence of data forming a portion of the data stream. The control unit may be further configured to cause the sequence of data to be conveyed on the peripheral bus.

摘要翻译： 一种用于在用于计算机系统的I / O节点的外围接口电路中发起部分事务的装置。 响应于对数据流的请求，在外围总线上执行部分传输的装置包括耦合到控制单元的数据缓冲器。 数据缓冲器可以被配置为存储每个包含形成数据流的一部分的数据的一个或多个数据分组。 控制单元可以被配置为确定存储在数据缓冲器中的数据分组的存在，其共同地包含形成数据流的一部分的数据序列。 控制单元还可以被配置为使数据序列在外围总线上传送。

公开(公告)号：US07924637B2

公开(公告)日：2011-04-12

申请号：US12059653

申请日：2008-03-31

申请人： Shawn Searles ,  Tahsin Askar ,  Thomas H. Hamilton ,  Oswin Housty

发明人： Shawn Searles ,  Tahsin Askar ,  Thomas H. Hamilton ,  Oswin Housty

IPC分类号： G11C7/00

CPC分类号： G11C7/22 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/1087 ,  G11C7/1093 ,  G11C7/20 ,  G11C7/222 ,  G11C11/4072 ,  G11C11/4076 ,  G11C11/4093 ,  G11C2207/2254

摘要： Timing delays in a double data rate (DDR) dynamic random access memory (DRAM) controller (114, 116) are trained. A left edge of passing receive enable delay values is determined (530). A final value of a receive data strobe delay value and a final value of a transmit data delay value are trained (540). A right edge of passing receive enable delay values is determined using a working value of the receive data strobe delay (550); and a final receive enable delay value intermediate between the left edge of passing receive enable delay values and the right edge of passing receive enable delay values is set (560).

摘要翻译： 训练了双数据速率（DDR）动态随机存取存储器（DRAM）控制器（114,116）中的定时延迟。 确定通过接收使能延迟值的左边缘（530）。 接收数据选通延迟值的最终值和发送数据延迟值的最终值被训练（540）。 使用接收数据选通延迟的工作值确定通过接收使能延迟值的右边缘（550）; 并且在通过的接收使能延迟值的左边缘和通过的接收使能延迟值的右边缘之间的中间的最终接收使能延迟值被设置（560）。

公开(公告)号：US06173243B2

公开(公告)日：2001-01-09

申请号：US09161034

申请日：1998-09-25

申请人： Mike Lowe ,  Mark LaVine ,  Jelena Ilic ,  Paul Berndt ,  Tahsin Askar ,  Enrique Rendon ,  Hamilton Carter

发明人： Mike Lowe ,  Mark LaVine ,  Jelena Ilic ,  Paul Berndt ,  Tahsin Askar ,  Enrique Rendon ,  Hamilton Carter

IPC分类号： G06F1300

CPC分类号： G06F13/4027 ,  G06F11/221 ,  G06F17/5022

摘要： A system and method for memory incoherent verification of functionality of an HDL (Hardware Description Language) design of a computer system component is disclosed. A simulated model of the HDL design receives a memory read stimulus from a stimulus file through a simulated first bus. The simulated model of the HDL design is configured to send its response to the stimulus onto a simulated second bus. A transaction checker receives the response from the simulated second bus and analyzes it to verify operation of the HDL design of the computer system component. The stimulus file and the transaction checker are both stored in the computer system memory. The simulated model's response to the memory read stimulus is evaluated by the transaction checker independently of any previous memory write stimulus from the stimulus file. There is no need to have a previous memory write operation or a master initialization of the system memory for every memory read operation. This enhances the sequences of operations that may be applied to a device under test. Multiple simulated models may read or write into the memory without timing constraints.

摘要翻译： 公开了一种用于计算机系统组件的HDL（硬件描述语言）设计的功能的存储器不相干验证的系统和方法。 HDL设计的模拟模型通过模拟的第一总线从刺激文件接收存储器读取刺激。 HDL设计的模拟模型被配置为将其对刺激的响应发送到模拟的第二总线上。 交易检查器从模拟的第二总线接收响应，并对其进行分析，以验证计算机系统组件的HDL设计的操作。 刺激文件和事务检查器都存储在计算机系统内存中。 模拟模型对存储器读取激励的响应由事务检查器独立于来自刺激文件的任何先前的存储器写入激励来评估。 对于每个存储器读操作，不需要先前的存储器写操作或系统存储器的主初始化。 这增强了可能应用于被测设备的操作序列。 多个模拟模型可以在没有时序限制的情况下读取或写入存储器。

公开(公告)号：US6154801A

公开(公告)日：2000-11-28

申请号：US161342

申请日：1998-09-25

申请人： Mike Lowe ,  Mark LaVine ,  Jelena Ilic ,  Paul Berndt ,  Tahsin Askar ,  Enrique Rendon ,  Hamilton B. Carter

发明人： Mike Lowe ,  Mark LaVine ,  Jelena Ilic ,  Paul Berndt ,  Tahsin Askar ,  Enrique Rendon ,  Hamilton B. Carter

IPC分类号： G06F11/267 ,  G06F13/40 ,  G06F17/50 ,  G06F13/368

CPC分类号： G06F13/4027 ,  G06F11/221 ,  G06F17/5022

摘要： A verification system and method for verifying operation of an HDL (Hardware Description Language) design of a computer system component are disclosed. The computer system is configured to interface between a first bus and second bus. During verification, a simulated model of the HDL design is coupled to a simulated first bus and a simulated second bus. A designated stimulus is applied to the simulated model through the simulated first bus. A stimulus file stored in the computer system memory is configured to specify the designated stimulus to be applied. In response to the designated stimulus, the simulated model initiates bus cycles on the simulated second bus. A transaction checker is provided in the computer system memory to receive information relating to these bus cycles from said simulated second bus. By employing two different busses--one to apply a stimulus and the other to resolve the bus cycle through transaction checking--an effective decoupling of test stimulus from the checking environment is achieved. Due to decoupling, the test environment can be made more robust, and can be used to generate random responses, remap memory, inject errors into data streams etc.

摘要翻译： 公开了一种用于验证计算机系统组件的HDL（硬件描述语言）设计的操作的验证系统和方法。 计算机系统被配置为在第一总线和第二总线之间进行接口。 在验证期间，HDL设计的模拟模型耦合到模拟的第一总线和模拟的第二总线。 通过模拟的第一条总线将指定的刺激应用于模拟模型。 存储在计算机系统存储器中的激励文件被配置为指定要应用的指定的刺激。 响应于指定的刺激，模拟模型在模拟的第二总线上启动总线周期。 在计算机系统存储器中提供事务检查器，以从所述模拟的第二总线接收与这些总线周期有关的信息。 通过使用两个不同的总线 - 一个应用刺激，另一个通过事务检查来解决总线周期 - 实现了测试刺激与检查环境的有效解耦。 由于解耦，测试环境可以更加鲁棒，可用于生成随机响应，重映射存储器，将错误注入数据流等。

公开(公告)号：US06996657B1

公开(公告)日：2006-02-07

申请号：US10103238

申请日：2002-03-21

申请人： Eric G. Chambers ,  Tahsin Askar

发明人： Eric G. Chambers ,  Tahsin Askar

IPC分类号： G06F12/36

CPC分类号： G06F13/4247 ,  G06F12/0815

摘要： An apparatus for providing packets in a peripheral interface circuit of an I/O node of a computer system. The apparatus includes a buffer that may be configured to accumulate data received on a first bus. The apparatus further includes a control unit coupled to the buffer which may be configured to transmit a data packet containing a first number of bytes of the data in response to detecting that any of the bytes of the data is invalid. The control unit may be further configured to transmit the data packet containing a second number of bytes of the data in response to detecting that all of the bytes are valid.

摘要翻译： 一种用于在计算机系统的I / O节点的外围接口电路中提供分组的装置。 该装置包括可被配置为累积在第一总线上接收的数据的缓冲器。 该装置还包括耦合到缓冲器的控制单元，其可以被配置为响应于检测到数据的任何字节无效而发送包含数据的第一数量字节的数据分组。 响应于检测到所有字节都是有效的，控制单元还可以被配置为发送包含数据的第二数量字节的数据分组。

公开(公告)号：US06760792B1

公开(公告)日：2004-07-06

申请号：US10093270

申请日：2002-03-07

申请人： Tahsin Askar

发明人： Tahsin Askar

IPC分类号： G06F1300

CPC分类号： G06F13/128

摘要： A buffer circuit for rotating outstanding transactions. A buffer circuit includes a buffer and a command update circuit. The buffer may be configured to store packet commands that belong to a respective virtual channel of a plurality of virtual channels. The packets may be stored in the buffer to await transmission upon a peripheral bus. Once a given packet is selected for transmission, a peripheral bus cycle corresponding to the given packet command may be generated upon the peripheral bus. The command update circuit may be configured to generate a modified packet command in response to receiving a partial completion indication associated with the peripheral bus cycle. The command update circuit may also be configured to cause the modified packet command to be stored within the buffer.

摘要翻译： 用于转移未结交易的缓冲电路。 缓冲电路包括缓冲器和命令更新电路。 缓冲器可以被配置为存储属于多个虚拟信道中的相应虚拟信道的分组命令。 分组可以存储在缓冲器中以等待外设总线上的传输。 一旦给定分组被选择用于传输，可以在外围总线上产生对应于给定分组命令的外设总线周期。 命令更新电路可以被配置为响应于接收到与外围总线周期相关联的部分完成指示而产生修改的分组命令。 命令更新电路还可以被配置为使得修改的分组命令被存储在缓冲器内。

公开(公告)号：US06757755B2

公开(公告)日：2004-06-29

申请号：US10093346

申请日：2002-03-07

申请人： Tahsin Askar ,  James R. Magro

发明人： Tahsin Askar ,  James R. Magro

IPC分类号： G06F300

CPC分类号： G06F13/128

摘要： A peripheral interface circuit for handling graphics responses in an I/O node of a computer system. A peripheral interface circuit includes a buffer circuit coupled to receive packet commands. The buffer circuit includes a plurality of buffers each corresponding to a respective virtual channel of a plurality of virtual channels for storing selected packet commands that belong to the respective virtual channel. The peripheral interface circuit may determine whether a given one of the received packet commands is a graphics response belonging to a particular respective virtual channel. In response to determining that the given packet command is a graphics response belonging to the particular respective virtual channel, the buffer circuit may cause the given packet command to bypass the plurality of buffers.

摘要翻译： 一种用于处理计算机系统的I / O节点中的图形响应的外围接口电路。 外围接口电路包括耦合以接收分组命令的缓冲电路。 缓冲电路包括多个缓冲器，每个缓冲器对应于多个虚拟通道的相应虚拟通道，用于存储属于相应虚拟通道的所选择的分组命令。 外围接口电路可以确定所接收的分组命令中的给定的一个是属于特定的相应虚拟信道的图形响应。 响应于确定给定分组命令是属于特定相应虚拟信道的图形响应，缓冲器电路可以使给定分组命令绕过多个缓冲器。

公开(公告)号：US20090244997A1

公开(公告)日：2009-10-01

申请号：US12059653

申请日：2008-03-31

申请人： Shawn Searles ,  Tahsin Askar ,  Thomas H. Hamilton ,  Oswin Housty

发明人： Shawn Searles ,  Tahsin Askar ,  Thomas H. Hamilton ,  Oswin Housty

IPC分类号： G11C7/00

CPC分类号： G11C7/22 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1066 ,  G11C7/1078 ,  G11C7/1087 ,  G11C7/1093 ,  G11C7/20 ,  G11C7/222 ,  G11C11/4072 ,  G11C11/4076 ,  G11C11/4093 ,  G11C2207/2254

摘要： Timing delays in a double data rate (DDR) dynamic random access memory (DRAM) controller (114, 116) are trained. A left edge of passing receive enable delay values is determined (530). A final value of a receive data strobe delay value and a final value of a transmit data delay value are trained (540). A right edge of passing receive enable delay values is determined using a working value of the receive data strobe delay (550); and a final receive enable delay value intermediate between the left edge of passing receive enable delay values and the right edge of passing receive enable delay values is set (560).

摘要翻译： 训练了双数据速率（DDR）动态随机存取存储器（DRAM）控制器（114,116）中的定时延迟。 确定通过接收使能延迟值的左边缘（530）。 接收数据选通延迟值的最终值和发送数据延迟值的最终值被训练（540）。 使用接收数据选通延迟的工作值确定通过接收使能延迟值的右边缘（550）; 并且在通过的接收使能延迟值的左边缘和通过的接收使能延迟值的右边缘之间的中间的最终接收使能延迟值被设置（560）。

公开(公告)号：US06968417B1

公开(公告)日：2005-11-22

申请号：US10103214

申请日：2002-03-21

申请人： Eric G. Chambers ,  Tahsin Askar

发明人： Eric G. Chambers ,  Tahsin Askar

IPC分类号： G06F13/12 ,  G06F13/36 ,  G06F13/42

CPC分类号： G06F13/122 ,  G06F13/4265

摘要： A method and apparatus for reducing latency in a peripheral interface circuit of an I/O node of a computer system. The apparatus includes a buffer coupled to a control unit. The buffer may be configured to receive data on a first bus and the control unit may be configured to generate a first command type in response to receiving a first quantity of data having invalid bytes within the buffer. The control unit may be further configured to generate a second command type in response to a receiving within the buffer a second quantity of data having no invalid bytes. Further, in response to receiving a particular transaction type, the control unit may be configured to generate the second command type before the first quantity of data is received within the buffer.

摘要翻译： 一种用于减少计算机系统的I / O节点的外围接口电路中的等待时间的方法和装置。 该装置包括耦合到控制单元的缓冲器。 缓冲器可以被配置为在第一总线上接收数据，并且控制单元可以被配置为响应于在缓冲器中接收到具有无效字节的第一数量的数据来生成第一命令类型。 控制单元还可以被配置为响应于在缓冲器内的接收而产生第二数量的无效字节的第二命令类型。 此外，响应于接收到特定交易类型，控制单元可以被配置为在缓冲器内接收到第一数据量之前生成第二命令类型。

公开(公告)号：US06760791B1

公开(公告)日：2004-07-06

申请号：US10093125

申请日：2002-03-07

申请人： Tahsin Askar

发明人： Tahsin Askar

IPC分类号： G06F1300

CPC分类号： G06F13/128

摘要： A buffer circuit for a peripheral interface circuit in an I/O node of a computer system. A buffer circuit includes a first buffer and a second buffer. The first buffer may be configured to store a plurality of selected packet commands within a plurality of storage locations. The second buffer is coupled to the first buffer and may be configured to store a plurality of index values. Each index value corresponds to one of the storage locations in the first buffer. The buffer circuit further includes a write logic circuit that is coupled between the first buffer and the second buffer. The write logic circuit may be configured to successively read each of the plurality of index values from the second buffer and to cause a selected packet command to be stored in each storage location corresponding to each of the plurality of index values within the first buffer.

摘要翻译： 一种用于计算机系统的I / O节点中的外围接口电路的缓冲电路。 缓冲电路包括第一缓冲器和第二缓冲器。 第一缓冲器可以被配置为在多个存储位置内存储多个选择的分组命令。 第二缓冲器耦合到第一缓冲器并且可以被配置为存储多个索引值。 每个索引值对应于第一个缓冲区中的一个存储位置。 缓冲电路还包括耦合在第一缓冲器和第二缓冲器之间的写入逻辑电路。 写逻辑电路可以被配置为从第二缓冲器连续读取多个索引值中的每一个，并且使所选择的分组命令被存储在与第一缓冲器内的多个索引值中的每一个对应的每个存储位置中。