公开(公告)号：US20100148259A1

公开(公告)日：2010-06-17

申请号：US12709873

申请日：2010-02-22

申请人： Thomas W. Dyer ,  Zhijiong Luo ,  Haining S. Yang

发明人： Thomas W. Dyer ,  Zhijiong Luo ,  Haining S. Yang

IPC分类号： H01L27/12 ,  H01L29/78

CPC分类号： H01L29/0653 ,  H01L21/76243 ,  H01L21/76267 ,  H01L21/76283 ,  H01L21/823481 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203

摘要： An improved semiconductor-on-insulator (SOI) substrate is provided, which contains a patterned buried insulator layer at varying depths. Specifically, the SOI substrate has a substantially planar upper surface and comprises: (1) first regions that do not contain any buried insulator, (2) second regions that contain first portions of the patterned buried insulator layer at a first depth (i.e., measured from the planar upper surface of the SOI substrate), and (3) third regions that contain second portions of the patterned buried insulator layer at a second depth, where the first depth is larger than the second depth. One or more field effect transistors (FETs) can be formed in the SOI substrate. For example, the FETs may comprise: channel regions in the first regions of the SOI substrate, source and drain regions in the second regions of the SOI substrate, and source/drain extension regions in the third regions of the SOI substrate.

摘要翻译： 提供了一种改进的绝缘体上半导体（SOI）衬底，其包含在不同深度处的图案化掩埋绝缘体层。 具体而言，SOI衬底具有基本平坦的上表面，并且包括：（1）不包含任何埋入绝缘体的第一区域，（2）第一区域，其包含第一深度处的图案化掩埋绝缘体层的第一部分 从SOI衬底的平坦的上表面），和（3）第二深度大于第二深度的第二深度上包含图案化的掩埋绝缘体层的第二部分的第三区域。 可以在SOI衬底中形成一个或多个场效应晶体管（FET）。 例如，FET可以包括：SOI衬底的第一区域中的沟道区域，SOI衬底的第二区域中的源极和漏极区域以及SOI衬底的第三区域中的源极/漏极延伸区域。

公开(公告)号：US07736966B2

公开(公告)日：2010-06-15

申请号：US11968479

申请日：2008-01-02

申请人： Thomas W. Dyer ,  Xiangdong Chen ,  James J. Toomey ,  Haining S. Yang

发明人： Thomas W. Dyer ,  Xiangdong Chen ,  James J. Toomey ,  Haining S. Yang

IPC分类号： H01L21/8238

CPC分类号： H01L21/823807 ,  H01L21/82385 ,  H01L21/823857

摘要： The present invention relates to a method of fabricating a semiconductor substrate that includes forming at least first and second device regions, wherein the first device region includes a first recess having interior surfaces oriented along a first set of equivalent crystal planes, and wherein the second device region includes a second recess having interior surfaces oriented along a second, different set of equivalent crystal planes. The semiconductor device structure formed using such a semiconductor substrate includes at least one n-channel field effect transistor (n-FET) formed at the first device region having a channel that extends along the interior surfaces of the first recess, and at least one p-channel field effect transistor (p-FET) formed at the second device region having a channel that extends along the interior surfaces of the second recess.

摘要翻译： 本发明涉及一种制造半导体衬底的方法，该方法包括形成至少第一和第二器件区域，其中第一器件区域包括具有沿第一组等效晶面取向的内表面的第一凹槽，并且其中第二器件 区域包括具有沿着第二不同组的等效晶面取向的内表面的第二凹部。 使用这种半导体衬底形成的半导体器件结构包括形成在第一器件区域处的至少一个n沟道场效应晶体管（n-FET），其具有沿着第一凹部的内表面延伸的沟道，并且至少一个p - 沟道场效应晶体管（p-FET），其形成在具有沿着第二凹部的内表面延伸的沟道的第二器件区域处。

公开(公告)号：US20090152638A1

公开(公告)日：2009-06-18

申请号：US11956043

申请日：2007-12-13

申请人： MICHAEL P. BELYANSKY ,  Xiangdong Chen ,  Thomas W. Dyer ,  Geng Wang ,  Haining S. Yang

发明人： MICHAEL P. BELYANSKY ,  Xiangdong Chen ,  Thomas W. Dyer ,  Geng Wang ,  Haining S. Yang

IPC分类号： H01L27/092

CPC分类号： H01L21/823807 ,  H01L27/092 ,  H01L29/7843

摘要： A transistor structure includes a first type of transistor (e.g., P-type) positioned in a first area of the substrate, and a second type of transistor (e.g., N-type) positioned in a second area of the substrate. A first type of stressing layer (compressive conformal nitride) is positioned above the first type of transistor and a second type of stressing layer (compressive tensile nitride) is positioned above the second type of transistor. In addition, another first type of stressing layer (compressive oxide) is positioned above the first type of transistor. Further, another second type of stressing layer (compressive oxide) is positioned above the second type of transistor.

摘要翻译： 晶体管结构包括位于衬底的第一区域中的第一类型的晶体管（例如，P型）和位于衬底的第二区域中的第二类型的晶体管（例如N型）。 第一类型的应力层（压缩共形氮化物）位于第一类型的晶体管上方，并且第二类型的应力层（压缩拉伸氮化物）位于第二类型晶体管之上。 此外，另一种第一类型的应力层（压缩氧化物）位于第一类型的晶体管之上。 此外，另一第二类型的应力层（压缩氧化物）位于第二类型晶体管的上方。

公开(公告)号：US07485520B2

公开(公告)日：2009-02-03

申请号：US11773607

申请日：2007-07-05

申请人： Huilong Zhu ,  Thomas W. Dyer ,  Jack A. Mandelman ,  Werner Rausch

发明人： Huilong Zhu ,  Thomas W. Dyer ,  Jack A. Mandelman ,  Werner Rausch

IPC分类号： H01L21/336

CPC分类号： H01L29/7842 ,  H01L29/66795 ,  H01L29/785

摘要： A silicon containing fin is formed on a semiconductor substrate. A silicon oxide layer is formed around the bottom of the silicon containing fin. A gate dielectric is formed on the silicon containing fin followed by formation of a gate electrode. While protecting the portion of the semiconductor fin around the channel, a bottom portion of the silicon containing semiconductor fin is etched by a isotropic etch leaving a body strap between the channel of a finFET on the silicon containing fin and an underlying semiconductor layer underneath the silicon oxide layer. The fin may comprise a stack of inhomogeneous layers in which a bottom layer is etched selectively to a top semiconductor layer. Alternatively, the fin may comprise a homogeneous semiconductor material and the silicon containing fin may be protected by dielectric films on the sidewalls and top surfaces of the silicon containing fin.

摘要翻译： 在半导体衬底上形成含硅翅片。 在含硅翅片的底部周围形成氧化硅层。 在含硅鳍上形成栅电介质，形成栅电极。 在保护半导体翅片周围的通道的部分的同时，通过各向同性的蚀刻蚀刻含硅半导体鳍片的底部部分，从而在含硅鳍片上的finFET的通道和硅下方的下面的半导体层之间留下体带 氧化层。 翅片可以包括不均匀层的堆叠，其中底层被选择性地蚀刻到顶部半导体层。 或者，翅片可以包括均匀的半导体材料，并且含硅翅片可以由含硅翅片的侧壁和顶表面上的电介质膜保护。

公开(公告)号：US07482215B2

公开(公告)日：2009-01-27

申请号：US11468536

申请日：2006-08-30

申请人： Thomas W. Dyer ,  Sunfei Fang ,  Jiang Yan

发明人： Thomas W. Dyer ,  Sunfei Fang ,  Jiang Yan

IPC分类号： H01L21/8238 ,  H01L21/302 ,  H01L21/461 ,  H01L21/31 ,  H01L21/469

CPC分类号： H01L21/76829 ,  H01L21/823807 ,  H01L29/7843

摘要： A method of forming a dual segment liner covering a first and a second set of semiconductor devices is provided. The method includes forming a first liner and a first protective layer on top thereof, the first liner covering the first set of semiconductor devices; forming a second liner, the second liner having a first section covering the first protective layer, a transitional section, and a second section covering the second set of semiconductor devices, the second section being self-aligned to the first liner via the transitional section; forming a second protective layer on top of the second section of the second liner; removing the first section and at least part of the transitional section of the second liner; and obtaining the dual segment liner including the first liner, the transitional section and the second section of the second liner. A semiconductor structure with a self-aligned dual segment liner formed in accordance with one embodiment of the invention is also provided.

摘要翻译： 提供一种形成覆盖第一组和第二组半导体器件的双段衬套的方法。 该方法包括在其顶部形成第一衬垫和第一保护层，第一衬套覆盖第一组半导体器件; 形成第二衬垫，所述第二衬套具有覆盖所述第一保护层的第一部分，过渡部分和覆盖所述第二组半导体器件的第二部分，所述第二部分经由所述过渡部分自对准到所述第一衬里; 在所述第二衬垫的所述第二部分的顶部上形成第二保护层; 移除所述第二衬套的所述第一部分和所述过渡部分的至少一部分; 并且获得包括第一衬套，第二衬套的过渡部分和第二部分的双段衬管。 还提供了根据本发明的一个实施例形成的具有自对准双段衬垫的半导体结构。

公开(公告)号：US20080283890A1

公开(公告)日：2008-11-20

申请号：US11748532

申请日：2007-05-15

申请人： Thomas W. Dyer

发明人： Thomas W. Dyer

IPC分类号： H01L29/68 ,  H01L21/20 ,  H01L29/06

CPC分类号： H01L27/1087 ,  H01L21/76224 ,  H01L29/945

摘要： A deep trench is formed in a semiconductor substrate. The deep trench may comprise a pair of parallel substantially vertical sidewalls having a constant separation distance. A set of outer substantially vertical sidewalls may have a closed shape in a horizontal cross-section. At least one dielectric layer is formed in the deep trench. The deep trench is filled with at least one conductive trench fill material to form a conductive deep trench fill region. A shallow trench isolation structure is formed directly on the deep trench to encapsulate the conductive deep trench fill region therebeneath. The stack of the deep trench and the shallow trench isolation structure form a deep trench inter-well isolation structure that provides electrical isolation of devices on one side of the stack from devices on the other side.

摘要翻译： 在半导体衬底中形成深沟槽。 深沟槽可以包括具有恒定间隔距离的一对平行的大致垂直的侧壁。 一组外部基本垂直的侧壁可以具有水平横截面中的封闭形状。 在深沟槽中形成至少一个电介质层。 深沟槽填充有至少一个导电沟槽填充材料以形成导电深沟槽填充区域。 浅沟槽隔离结构直接形成在深沟槽上，以封装其下方的导电深沟槽填充区域。 深沟槽和浅沟槽隔离结构的堆叠形成深沟槽隔间隔离结构，其提供了在堆叠的一侧上的装置与另一侧的装置的电隔离。

公开(公告)号：US07436030B2

公开(公告)日：2008-10-14

申请号：US11463640

申请日：2006-08-10

申请人： Haining Yang ,  Thomas W. Dyer ,  Wai-Kin Li

发明人： Haining Yang ,  Thomas W. Dyer ,  Wai-Kin Li

IPC分类号： H01L29/94 ,  H01L21/336

CPC分类号： H01L27/0688 ,  H01L21/8221 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L23/481 ,  H01L23/485 ,  H01L29/045 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/7843 ,  H01L29/7845 ,  H01L29/7846 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method of fabricating and a structure of an IC incorporating strained MOSFETs on separated silicon layers are disclosed. N-channel field effect transistors (nFET) and P-channel FETs (pFET) are formed on the separated silicon layers, respectively. Shallow trench insulation (STI) regions adjacent to the nFETs and pFETs thus can be formed to induce different stress to the channel regions of the respective nFETs and pFETs. As a consequence, performance of both the nFETs and the pFETs can be improved by the STI stress. In addition, the area of the IC can also be reduced as the two silicon layers are positioned vertically relative to one another.

摘要翻译： 公开了一种在分离的硅层上并入应变MOSFET的IC的制造方法和结构。 N沟道场效应晶体管（nFET）和P沟道FET（pFET）分别形成在分离的硅层上。 因此，可以形成与nFET和pFET相邻的浅沟槽绝缘（STI）区域，以对各个nFET和pFET的沟道区域产生不同的应力。 因此，通过STI应力可以提高nFET和pFET两者的性能。 此外，当两个硅层相对于彼此垂直地定位时，IC的面积也可以减小。

公开(公告)号：US20080179638A1

公开(公告)日：2008-07-31

申请号：US11669287

申请日：2007-01-31

申请人： Thomas W. Dyer ,  Sunfei Fang

发明人： Thomas W. Dyer ,  Sunfei Fang

IPC分类号： H01L29/94 ,  H01L21/336

CPC分类号： H01L21/823425 ,  H01L21/76801 ,  H01L21/76829 ,  H01L21/76832 ,  H01L21/76837 ,  H01L21/823807 ,  H01L21/823864 ,  H01L29/7843

摘要： A gap fill nitride is formed in an underlapping region between a first semiconductor area with a first stress liner and a second semiconductor area with a second stress liner without plugging other tightly spaced structures. This is achieved by filling the tightly spaced structures with middle-of-line dielectric material such as silicon oxide in both the first and the second semiconductor areas prior to the formation of the gap fill nitride. The combination of the first and second stress liners and the gap fill nitride provides a continuous mobile ion diffusion barrier across the entire surface of a CMOS semiconductor structure.

摘要翻译： 在具有第一应力衬垫的第一半导体区域和具有第二应力衬垫的第二半导体区域之间的重叠区域中形成间隙填充氮化物，而不堵塞其他紧密间隔的结构。 这是通过在形成间隙填充氮化物之前在第一和第二半导体区域中填充紧密间隔的结构与中间线介电材料（例如氧化硅）来实现的。 第一和第二应力衬垫和间隙填充氮化物的组合在CMOS半导体结构的整个表面上提供了连续的移动离子扩散势垒。

公开(公告)号：US20080128797A1

公开(公告)日：2008-06-05

申请号：US11565136

申请日：2006-11-30

申请人： Thomas W. Dyer ,  Haining S. Yang

发明人： Thomas W. Dyer ,  Haining S. Yang

IPC分类号： H01L29/78

CPC分类号： H01L29/66795 ,  H01L29/785

摘要： Multiple finFETs containing semiconductor fins with the same height for the top but with different heights for the bottom are formed. Patterned oxygen implant masks are used to form a buried oxide layer with at least two different levels of oxide top surface. After the formation of the buried oxide layer, the top semiconductor layer has a substantially level top surface. Fins are formed by lithographically patterning and etching the top semiconductor layer. The resulting fins may be semiconductor fins with different heights or fins comprising an upper portion of semiconductor fins and a lower portion of oxide fins. In both cases, semiconductor fins of different heights are used to form finFETs with fractional on-current of a full height finFET.

摘要翻译： 形成了具有顶部相同高度但底部具有不同高度的半导体鳍片的多个finFET。 图案化的氧注入掩模用于形成具有至少两个不同水平的氧化物顶表面的掩埋氧化物层。 在形成掩埋氧化物层之后，顶部半导体层具有基本水平的顶表面。 通过光刻图案化和蚀刻顶部半导体层形成翅片。 所得到的翅片可以是具有不同高度或半翅片的半导体翅片，其包括半导体鳍片的上部和氧化物翅片的下部。 在这两种情况下，使用不同高度的半导体鳍形成具有全高度finFET的分数导通电流的finFET。

公开(公告)号：US20080121994A1

公开(公告)日：2008-05-29

申请号：US11564352

申请日：2006-11-29

申请人： Thomas W. Dyer ,  Zhijiong Luo ,  Jack A. Mandelman

发明人： Thomas W. Dyer ,  Zhijiong Luo ,  Jack A. Mandelman

IPC分类号： H01L29/786 ,  H01L21/336

CPC分类号： H01L29/78615 ,  H01L29/66772 ,  H01L29/78603 ,  H01L29/78618

摘要： A semiconductor structure is provided that has body contacts that are located at the edges of the device channel and a buried insulating region under the device channel that is shallower than the buried insulating regions under the source/drain junctions. A method of forming such a semiconductor structure is also described. The inventive method provides for self-alignment of the various features mentioned above with the gate conductor of the structure.

摘要翻译： 提供半导体结构，其具有位于器件沟道的边缘处的体接触以及在器件沟道下方比在源极/漏极结下方的掩埋绝缘区域浅的掩埋绝缘区域。 还描述了形成这种半导体结构的方法。 本发明的方法提供了上述各种特征与结构的栅极导体的自对准。