公开(公告)号：US20110067011A1

公开(公告)日：2011-03-17

申请号：US12949630

申请日：2010-11-18

申请人： Hong Wang ,  Perry H. Wang ,  Ross David Weldon ,  Scott M. Ettinger ,  Hideki Saito ,  Milind B. Girkar ,  Steve Shih-wei Liao ,  Mohammad R. Haghighat ,  Xinmin Tian ,  John P. Shen ,  Oren Gershon

发明人： Hong Wang ,  Perry H. Wang ,  Ross David Weldon ,  Scott M. Ettinger ,  Hideki Saito ,  Milind B. Girkar ,  Steve Shih-wei Liao ,  Mohammad R. Haghighat ,  Xinmin Tian ,  John P. Shen ,  Oren Gershon

IPC分类号： G06F9/45

CPC分类号： G06F9/544 ,  G06F9/52

摘要： In one embodiment a thread management method identifies in a main program a set of instructions that can be dynamically activated as speculative precomputation threads. A wait/sleep operation is performed on the speculative precomputation threads between thread creation and activation, and progress of non-speculative threads is gauged through monitoring a set of global variables, allowing the speculative precomputation threads to determine its relative progress with respect to non-speculative threads.

摘要翻译： 在一个实施例中，线程管理方法在主程序中标识可以被动态地激活为推测性预计算线程的一组指令。 在线程创建和激活之间的推测预先计算线程上执行等待/休眠操作，并且通过监视一组全局变量来衡量非推测线程的进度，允许推测性预计算线程确定其相对于非线性的非计算线程的相对进度， 投机线。

公开(公告)号：US07631307B2

公开(公告)日：2009-12-08

申请号：US10728649

申请日：2003-12-05

申请人： Perry H. Wang ,  Hong Wang ,  John P. Shen ,  Ashok N. Seshadri ,  Anthony N. Mah ,  William R. Greene ,  Ravi K. Chandran ,  Piyush Desai ,  Steve Shih-wei Liao

发明人： Perry H. Wang ,  Hong Wang ,  John P. Shen ,  Ashok N. Seshadri ,  Anthony N. Mah ,  William R. Greene ,  Ravi K. Chandran ,  Piyush Desai ,  Steve Shih-wei Liao

IPC分类号： G06F9/46 ,  G06F3/00 ,  G06F15/00

CPC分类号： G06F9/4843 ,  G06F9/3009 ,  G06F9/3851 ,  G06F9/542

摘要： A virtual multithreading hardware mechanism provides multi-threading on a single-threaded processor. Thread switches are triggered by user-defined triggers. Synchronous triggers may be defined in the form of special trigger instructions. Asynchronous triggers may be defined via special marking instructions that identify an asynchronous trigger condition. The asynchronous trigger condition may be based on a plurality of atomic processor events. Minimal context information, such as only an instruction pointer address, is maintained by the hardware upon a thread switch. In contrast to traditional simultaneous multithreading schemes, the virtual multithreading hardware provides thread switches that are transparent to an operating system and that may be performed without operating system intervention.

摘要翻译： 虚拟多线程硬件机制在单线程处理器上提供多线程。 线程切换由用户定义的触发器触发。 可以以特殊触发指令的形式定义同步触发。 可以通过标识异步触发条件的特殊标记指令定义异步触发。 异步触发条件可以基于多个原子处理器事件。 在线程切换时，由硬件维护的最小上下文信息，例如仅指令指针地址。 与传统的同时多线程方案相反，虚拟多线程硬件提供对操作系统透明的线程切换，可以在不进行操作系统干预的情况下执行。

公开(公告)号：US20100211940A1

公开(公告)日：2010-08-19

申请号：US12658031

申请日：2010-02-01

申请人： Steve Shih-wei Liao ,  Perry H. Wang ,  Hong Wang ,  Gerolf F. Hoflehner ,  Daniel M. Lavery ,  John P. Shen

发明人： Steve Shih-wei Liao ,  Perry H. Wang ,  Hong Wang ,  Gerolf F. Hoflehner ,  Daniel M. Lavery ,  John P. Shen

IPC分类号： G06F9/45

CPC分类号： G06F8/4442

摘要： The latencies associated with cache misses or other long-latency instructions in a main thread are decreased through the use of a simultaneous helper thread. The helper thread is a speculative prefetch thread to perform a memory prefetch for the main thread. The instructions for the helper thread are dynamically incorporated into the main thread binary during post-pass operation of a compiler.

摘要翻译： 通过使用同时辅助线程，减少了主线程中的高速缓存未命中或其他长延迟指令的延迟。 辅助线程是为主线程执行内存预取的推测预取线程。 辅助线程的指令在编译器的后通过程中被动态地并入到主线程二进制文件中。

公开(公告)号：US08522220B2

公开(公告)日：2013-08-27

申请号：US12658031

申请日：2010-02-01

申请人： Steve Shih-wei Liao ,  Perry H. Wang ,  Hong Wang ,  Geolf F. Hoflehner ,  Daniel M. Lavery ,  John P. Shen

发明人： Steve Shih-wei Liao ,  Perry H. Wang ,  Hong Wang ,  Geolf F. Hoflehner ,  Daniel M. Lavery ,  John P. Shen

IPC分类号： G06F9/45

CPC分类号： G06F8/4442

摘要： The latencies associated with cache misses or other long-latency instructions in a main thread are decreased through the use of a simultaneous helper thread. The helper thread is a speculative prefetch thread to perform a memory prefetch for the main thread. The instructions for the helper thread are dynamically incorporated into the main thread binary during post-pass operation of a compiler.

摘要翻译： 通过使用同时辅助线程，减少了主线程中的高速缓存未命中或其他长延迟指令的延迟。 辅助线程是为主线程执行内存预取的推测预取线程。 辅助线程的指令在编译器的后通过程中被动态地并入到主线程二进制文件中。

公开(公告)号：US09189230B2

公开(公告)日：2015-11-17

申请号：US10816103

申请日：2004-03-31

申请人： Edward T. Grochowski ,  Hong Wang ,  John P. Shen ,  Perry H. Wang ,  Jamison D. Collins ,  James P. Held ,  Partha Kundu ,  Raya Leviathan ,  Tin-Fook Ngai

发明人： Edward T. Grochowski ,  Hong Wang ,  John P. Shen ,  Perry H. Wang ,  Jamison D. Collins ,  James P. Held ,  Partha Kundu ,  Raya Leviathan ,  Tin-Fook Ngai

IPC分类号： G06F9/30 ,  G06F9/38

CPC分类号： G06F9/30003 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30101 ,  G06F9/3013 ,  G06F9/384 ,  G06F9/3851

摘要： A method and system to provide user-level multithreading are disclosed. The method according to the present techniques comprises receiving programming instructions to execute one or more shared resource threads (shreds) via an instruction set architecture (ISA). One or more instruction pointers are configured via the ISA; and the one or more shreds are executed simultaneously with a microprocessor, wherein the microprocessor includes multiple instruction sequencers.

摘要翻译： 公开了提供用户级多线程的方法和系统。 根据本技术的方法包括接收经由指令集架构（ISA）执行一个或多个共享资源线程（碎片）的编程指令。 一个或多个指令指针通过ISA配置; 并且一个或多个碎片与微处理器同时执行，其中微处理器包括多个指令定序器。

公开(公告)号：US20180225117A1

公开(公告)日：2018-08-09

申请号：US15943611

申请日：2018-04-02

申请人： Ed Grochowski ,  Hong Wang ,  John P. Shen ,  Perry H. Wang ,  Jamison D. Collins ,  James Held ,  Partha Kundu ,  Raya Leviathan ,  Tin-Fook Ngai

发明人： Ed Grochowski ,  Hong Wang ,  John P. Shen ,  Perry H. Wang ,  Jamison D. Collins ,  James Held ,  Partha Kundu ,  Raya Leviathan ,  Tin-Fook Ngai

IPC分类号： G06F9/30 ,  G06F9/38

CPC分类号： G06F9/30003 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30101 ,  G06F9/3013 ,  G06F9/384 ,  G06F9/3851

摘要： A method and system to provide user-level multithreading are disclosed. The method according to the present techniques comprises receiving programming instructions to execute one or more shared resource threads (shreds) via an instruction set architecture (ISA). One or more instruction pointers are configured via the ISA; and the one or more shreds are executed simultaneously with a microprocessor, wherein the microprocessor includes multiple instruction sequencers.

公开(公告)号：US20180225118A1

公开(公告)日：2018-08-09

申请号：US15943614

申请日：2018-04-02

申请人： Ed Grochowski ,  Hong Wang ,  John P. Shen ,  Perry H. Wang ,  Jamison D. Collins ,  James Held ,  Partha Kundu ,  Raya Leviathan ,  Tin-Fook Ngai

发明人： Ed Grochowski ,  Hong Wang ,  John P. Shen ,  Perry H. Wang ,  Jamison D. Collins ,  James Held ,  Partha Kundu ,  Raya Leviathan ,  Tin-Fook Ngai

IPC分类号： G06F9/30 ,  G06F9/38

CPC分类号： G06F9/30003 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30101 ,  G06F9/3013 ,  G06F9/384 ,  G06F9/3851

摘要： A method and system to provide user-level multithreading are disclosed. The method according to the present techniques comprises receiving programming instructions to execute one or more shared resource threads (shreds) via an instruction set architecture (ISA). One or more instruction pointers are configured via the ISA; and the one or more shreds are executed simultaneously with a microprocessor, wherein the microprocessor includes multiple instruction sequencers.

公开(公告)号：US20130111194A1

公开(公告)日：2013-05-02

申请号：US13722481

申请日：2012-12-20

申请人： Ed Grochowski ,  Hong Wang ,  John P. Shen ,  Perry H. Wang ,  Jamison D. Colins ,  James Held ,  Partha Kundu ,  Raya Leviathan ,  Tin-Fook Ngai

发明人： Ed Grochowski ,  Hong Wang ,  John P. Shen ,  Perry H. Wang ,  Jamison D. Colins ,  James Held ,  Partha Kundu ,  Raya Leviathan ,  Tin-Fook Ngai

IPC分类号： G06F9/30

CPC分类号： G06F9/30003 ,  G06F9/30087 ,  G06F9/3009 ,  G06F9/30101 ,  G06F9/3013 ,  G06F9/384 ,  G06F9/3851

摘要： A method and system to provide user-level multithreading are disclosed. The method according to the present techniques comprises receiving programming instructions to execute one or more shared resource threads (shreds) via an instruction set architecture (ISA). One or more instruction pointers are configured via the ISA; and the one or more shreds are executed simultaneously with a microprocessor, wherein the microprocessor includes multiple instruction sequencers.

摘要翻译： 公开了提供用户级多线程的方法和系统。 根据本技术的方法包括接收经由指令集架构（ISA）执行一个或多个共享资源线程（碎片）的编程指令。 一个或多个指令指针通过ISA配置; 并且一个或多个碎片与微处理器同时执行，其中微处理器包括多个指令定序器。

公开(公告)号：US06928645B2

公开(公告)日：2005-08-09

申请号：US09823674

申请日：2001-03-30

申请人： Hong Wang ,  Jamison Collins ,  John P. Shen ,  Bryan Black ,  Perry H. Wang ,  Edward T. Grochowski ,  Ralph M. King

发明人： Hong Wang ,  Jamison Collins ,  John P. Shen ,  Bryan Black ,  Perry H. Wang ,  Edward T. Grochowski ,  Ralph M. King

IPC分类号： G06F9/38 ,  G06F9/46

CPC分类号： G06F9/3851 ,  G06F9/30072 ,  G06F9/383 ,  G06F9/3842

摘要： Speculative pre-computation and multithreading (SP), allows a processor to use spare hardware contexts to spawn speculative threads to very effectively pre-fetch data well in advance of the main thread. The burden of spawning threads may fall on the main thread via basic triggers. The speculative threads may also spawn other speculative threads via chaining triggers.

摘要翻译： 投机预计算和多线程（SP）允许处理器使用备用硬件上下文来产生推测线程，以便在主线程之前非常有效地预取数据。 产生线程的负担可能会通过基本触发器落在主线程上。 推测线程也可能通过链接触发器产生其他推测线程。

公开(公告)号：US06883089B2

公开(公告)日：2005-04-19

申请号：US09751861

申请日：2000-12-30

申请人： Ralph Kling ,  Jeffrey D. Chamberlain ,  Perry H. Wang

发明人： Ralph Kling ,  Jeffrey D. Chamberlain ,  Perry H. Wang

IPC分类号： G06F9/38

CPC分类号： G06F9/3842 ,  G06F9/30072 ,  G06F9/3838

摘要： A system and method of processing a predicated instruction is disclosed. A consumer instruction and a predicated instruction are received in an reservation station of an out-order processor. The consumer instruction depends on a result of the predicated instruction. The predicated instruction is dispatched to an execution unit for execution. The executed predicate instruction is stored in a re-order buffer.

摘要翻译： 公开了一种处理预测指令的系统和方法。 消费者指令和预测指令在外部处理器的保留站中被接收。 消费者指令取决于预测指令的结果。 将预测指令分派到执行单元执行。 执行的谓词指令存储在重新排序的缓冲区中。