公开(公告)号：US06948030B1

公开(公告)日：2005-09-20

申请号：US10234680

申请日：2002-09-04

申请人： Jay Kishora Gupta ,  Amitabha Banerjee ,  Somnath Paul

发明人： Jay Kishora Gupta ,  Amitabha Banerjee ,  Somnath Paul

IPC分类号： G06F5/06 ,  G06F13/00

CPC分类号： G06F5/065

摘要： A FIFO memory system for multiple input channels, has a channel control logic coupled to a channel input signal. A pointer and flag logic block is coupled to an output of the channel control logic. A memory has an address bus coupled to the channel control logic and the pointer and flag logic.

摘要翻译： 用于多个输入通道的FIFO存储器系统具有耦合到通道输入信号的通道控制逻辑。 指针和标志逻辑块耦合到通道控制逻辑的输出。 存储器具有耦合到信道控制逻辑和指针和标志逻辑的地址总线。

公开(公告)号：US06810098B1

公开(公告)日：2004-10-26

申请号：US09732686

申请日：2000-12-08

申请人： Somnath Paul ,  S. Babar Raza

发明人： Somnath Paul ,  S. Babar Raza

IPC分类号： H04L700

CPC分类号： G06F5/065

摘要： An apparatus configured to interface a first clock speed of a multiqueue storage device and a second clock speed of an interface. The apparatus may be configured to control a flow of variable size data packets.

摘要翻译： 一种被配置为将多队列存储设备的第一时钟速度和接口的第二时钟速度进行接口的设备。 该装置可以被配置为控制可变大小数据分组的流。

公开(公告)号：US06760872B2

公开(公告)日：2004-07-06

申请号：US09812109

申请日：2001-03-19

申请人： Jay K. Gupta ,  Somnath Paul

发明人： Jay K. Gupta ,  Somnath Paul

IPC分类号： G01R3128

CPC分类号： G11C29/12

摘要： A circuit that may be used to support testing of a memory block. The circuit generally comprises a decoder and a generator. The decoder may be configured to (i) decode a command signal into an address field, an operation field, and a data field and (ii) present a control signal to the memory block in response to the operation field. The generator may be configured to (i) present an address signal to the memory block in response to the address field and (ii) present a data signal to the memory block in response to the data field.

摘要翻译： 可用于支持内存块测试的电路。 电路通常包括解码器和发生器。 解码器可以被配置为（i）将命令信号解码成地址字段，操作字段和数据字段，以及（ii）响应于操作字段向存储器块呈现控制信号。 发生器可以被配置为（i）响应于地址字段向存储器块呈现地址信号，并且（ii）响应于数据字段向存储器块呈现数据信号。

公开(公告)号：US07512075B1

公开(公告)日：2009-03-31

申请号：US10938289

申请日：2004-09-10

申请人： Somnath Paul ,  Hamid Khodabandehlou

发明人： Somnath Paul ,  Hamid Khodabandehlou

IPC分类号： H04J3/14

CPC分类号： H04L43/12 ,  H04L69/324

摘要： A system (100) can update a network performance counter and include link layer (MAC blocks) devices (102-0 to 102-N) coupled in a daisy chain manner. A single performance counter (104) can serve all of the link layer devices (102-0 to 102-N), receiving statistics vectors from all link layer devices (102-0 to 102-N) and a vector enable signal from a last link layer device 102-N in the chain. A method (1200) for updating a performance counter according to such a daisy chain configuration is also disclosed.

摘要翻译： 系统（100）可以更新网络性能计数器并且包括以菊花链方式耦合的链路层（MAC块）设备（102-0至102-N）。 单个性能计数器（104）可以服务于所有链路层设备（102-0至102-N），接收来自所有链路层设备（102-0至102-N）的统计信号向量和来自最后一个 链中的链路层设备102-N。 还公开了一种根据这种菊花链配置来更新性能计数器的方法（1200）。

公开(公告)号：US07356044B1

公开(公告)日：2008-04-08

申请号：US10327224

申请日：2002-12-20

申请人： Somnath Paul ,  Gopal K. Garg

发明人： Somnath Paul ,  Gopal K. Garg

IPC分类号： H04J3/16

CPC分类号： H04L1/0041 ,  H04L1/0067

摘要： A method and apparatus for performing byte rate adaptation. Specifically, embodiments of the present invention describe a method for deleting bytes when performing byte rate adaptation. The method begins by receiving data at a first rate. The data comprises valid data and deletable data. The data also comprises a plurality of cycles, wherein each cycle comprises a word length of W bytes. The method continues by compressing the plurality of cycles into a compressed cycle by deleting redundant deletable bytes. The compressed cycle comprises at least one valid data byte. Thereafter, the method substitutes remaining deletable bytes in the first compressed cycle with a uniform character, and sends the compressed cycle to a FIFO buffer for further transmission.

摘要翻译： 一种用于执行字节速率适配的方法和装置。 具体地，本发明的实施例描述了当执行字节速率适配时删除字节的方法。 该方法以第一速率接收数据开始。 数据包括有效数据和可删除数据。 数据还包括多个周期，其中每个周期包括W字节的字长度。 该方法通过删除冗余可消除字节来将多个周期压缩成压缩循环来继续。 压缩周期包括至少一个有效的数据字节。 此后，该方法以均匀字符代替第一压缩周期中的剩余可删除字节，并将压缩周期发送到FIFO缓冲器以进一步发送。

公开(公告)号：US07036037B1

公开(公告)日：2006-04-25

申请号：US10218239

申请日：2002-08-13

申请人： Somnath Paul ,  Rakesh Mehrotra

发明人： Somnath Paul ,  Rakesh Mehrotra

IPC分类号： G06F1/12

CPC分类号： G06F1/12 ,  G06F13/423

摘要： A method for multi-bit de-skewing of parallel bus signals is disclosed. The method includes receiving data comprising a multi-bit word and a training pattern. After a first control word of the training pattern is detected, the number of bits needed to de-skew each data bit of a multi-bit data word in each bit-line of a parallel bus is calculated. The number of bits needed to de-skew each data bit of a multi-bit data word in each bit-line of the parallel bus is transmitted to a bit delay line. The system then outputs a de-skewed data word.

摘要翻译： 公开了一种用于并行总线信号的多位去偏移的方法。 该方法包括接收包括多位字和训练模式的数据。 在检测到训练模式的第一控制字之后，计算对并行总线的每个位线中的多位数据字的每个数据位进行去偏移所需的位数。 将并行总线的每个位线中的多位数据字的每个数据位的去偏移所需的位数发送到位延迟线。 然后，系统输出去偏斜的数据字。

公开(公告)号：US06816955B1

公开(公告)日：2004-11-09

申请号：US09676169

申请日：2000-09-29

申请人： S. Babar Raza ,  Somnath Paul

发明人： S. Babar Raza ,  Somnath Paul

IPC分类号： G11C800

CPC分类号： G11C8/16 ,  G06F13/1605 ,  G06F13/1684

摘要： An apparatus for providing arbitration for a dual-port memory. The apparatus may be configured to prevent a write cycle extension during contention between simultaneous read and write operations.

摘要翻译： 一种用于为双端口存储器提供仲裁的装置。 该装置可以被配置为在同时读和写操作期间的争用期间防止写周期扩展。

公开(公告)号：US06721878B1

公开(公告)日：2004-04-13

申请号：US09594218

申请日：2000-06-14

申请人： Somnath Paul ,  Gregory H. Efland

发明人： Somnath Paul ,  Gregory H. Efland

IPC分类号： G06F1300

CPC分类号： G06F13/24

摘要： A method and processor configured to handle an exception may employ a “retry” signal, which may be associated with a memory access attempt by the processor. The retry signal determines if an exception is to be serviced during a period in which the memory access is delayed. In one embodiment for which the exception is an interrupt, the retry signal is asserted when memory access is delayed and the processor may proceed to service an interrupt request during this period of delayed memory access, regardless of the degree of completion of an instruction by the processor. During a period of delayed memory access, the processor may suspend instruction execution until the memory access becomes available. Upon completion of servicing the interrupt, the processor may resume instruction execution beginning with the last instruction attempted before the suspension of the instruction execution due to the delayed memory access. In one embodiment, the processor may include interrupt handling logic to enable initiation of interrupt service in response to an interrupt request and may further include address selection logic to select an instruction address associated with a delayed memory access.

摘要翻译： 配置成处理异常的方法和处理器可以采用可以与处理器的存储器访问尝试相关联的“重试”信号。 重试信号确定在存储器访问被延迟的时段期间是否要处理异常。 在异常是中断的一个实施例中，当存储器访问被延迟时，重试信号被断言，并且处理器可以在延迟存储器访问的该周期期间继续服务中断请求，而不管由什么程度的指令完成 处理器。 在延迟存储器访问期间，处理器可以暂停指令执行，直到存储器存取可用。 在中断服务完成后，由于延迟的存储器访问，处理器可以在暂停指令执行之前尝试的最后一条指令开始执行指令执行。 在一个实施例中，处理器可以包括中断处理逻辑，以响应于中断请求启动中断服务，并且还可以包括地址选择逻辑以选择与延迟存储器访问相关联的指令地址。

公开(公告)号：US06715021B1

公开(公告)日：2004-03-30

申请号：US09732687

申请日：2000-12-08

申请人： Somnath Paul ,  S. Babar Raza

发明人： Somnath Paul ,  S. Babar Raza

IPC分类号： G06F1300

CPC分类号： G06F13/362

摘要： An apparatus comprising a plurality of storage devices and a scheduler circuit. Each of the plurality of storage devices may be configured to store and present one or more packets of a data stream over one or more first busses operating at a first speed. The scheduler circuit may be configured to determine which of the plurality of storage devices transmits the packets of the data stream. A second bus that may be configured to carry look ahead information and synchronize the plurality of devices. The second bus may operate at a second speed.

摘要翻译： 一种包括多个存储装置和调度器电路的装置。 多个存储设备中的每一个可以被配置为在一个或多个以第一速度操作的第一总线上存储和呈现数据流的一个或多个分组。 调度器电路可以被配置为确定多个存储设备中的哪个存储设备发送数据流的分组。 第二总线，其可被配置为携带查看信息并使多个设备同步。 第二总线可以以第二速度操作。

公开(公告)号：US06629226B1

公开(公告)日：2003-09-30

申请号：US09732685

申请日：2000-12-08

申请人： Somnath Paul ,  S. Babar Raza

发明人： Somnath Paul ,  S. Babar Raza

IPC分类号： G06F1314

CPC分类号： G06F5/065 ,  G06F13/1615

摘要： An interface coupled to a multiqueue storage device and configured to interface the multiqueue storage device with one or more handshaking signals. The multiqueue storage device and the interface may be configured to transfer variable size data packets.

摘要翻译： 耦合到多队列存储设备并被配置为将所述多队列存储设备与一个或多个握手信号进行接口的接口。 多队列存储设备和接口可以被配置为传送可变大小的数据分组。