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43 条记录 (耗时 0.033 秒)

    Apparatus and method for generating code overlay
    31.
    发明授权
    Apparatus and method for generating code overlay 有权
    用于生成代码叠加的装置和方法

    公开(公告)号：US08984475B2

    公开(公告)日：2015-03-17

    申请号：US13045576

    申请日：2011-03-11

    申请人： Soo-Jung Ryu ,  Choon-Ki Jang ,  Jaejin Lee ,  Bernhard Egger ,  Young-Chul Cho

    发明人： Soo-Jung Ryu ,  Choon-Ki Jang ,  Jaejin Lee ,  Bernhard Egger ,  Young-Chul Cho

    IPC分类号： G06F9/44 ,  G06F9/45 ,  G06F12/02

    CPC分类号： G06F12/0223

    摘要： Provided is an apparatus and method for generating code overlay capable of minimizing the number of memory copies. A static temporal relationship graph (STRG) is generated in which each of functions of a program corresponds to a node of the STRG and a conflict miss value corresponds to an edge of the STRG. The conflict miss value is the maximum number of possible conflict misses between functions. Overlay is generated by selecting at least one function from the STRG, calculating an allocation cost for each region of a memory to be given when the at least one selected function is allocated, and allocating the at least one selected function to a region that has the smallest allocation cost.

    摘要翻译： 提供了一种用于生成能够最小化存储器拷贝数量的代码覆盖的装置和方法。 生成静态时间关系图（STRG），其中程序的每个功能对应于STRG的节点，而冲突的未命中值对应于STRG的边。 冲突错值是功能之间可能的冲突错过的最大数量。 通过从STRG中选择至少一个功能来产生覆盖，当分配至少一个所选择的功能时，计算要给予的存储器的每个区域的分配成本，并且将至少一个所选择的功能分配给具有 分配成本最小

    APPARATUS AND METHOD FOR GENERATING CODE OVERLAY
    33.
    发明申请
    APPARATUS AND METHOD FOR GENERATING CODE OVERLAY 有权
    用于产生代码重叠的装置和方法

    公开(公告)号：US20110238945A1

    公开(公告)日：2011-09-29

    申请号：US13045576

    申请日：2011-03-11

    申请人： Soo-Jung Ryu ,  Choon-ki Jang ,  Jaejin Lee ,  Bernhard Egger ,  Young-Chul Cho

    发明人： Soo-Jung Ryu ,  Choon-ki Jang ,  Jaejin Lee ,  Bernhard Egger ,  Young-Chul Cho

    IPC分类号： G06F12/02

    CPC分类号： G06F12/0223

    摘要： Provided is an apparatus and method for generating code overlay capable of minimizing the number of memory copies. A static temporal relationship graph (STRG) is generated in which each of functions of a program corresponds to a node of the STRG and a conflict miss value corresponds to an edge of the STRG. The conflict miss value is the maximum number of possible conflict misses between functions. Overlay is generated by selecting at least one function from the STRG, calculating an allocation cost for each region of a memory to be given when the at least one selected function is allocated, and allocating the at least one selected function to a region that has the smallest allocation cost.

    摘要翻译： 提供了一种用于生成能够最小化存储器拷贝数量的代码覆盖的装置和方法。 生成静态时间关系图（STRG），其中程序的每个功能对应于STRG的节点，而冲突的未命中值对应于STRG的边。 冲突错值是功能之间可能的冲突错过的最大数量。 通过从STRG中选择至少一个功能来产生覆盖，当分配至少一个所选择的功能时，计算要给予的存储器的每个区域的分配成本，并且将至少一个所选择的功能分配给具有 分配成本最小

    APPARATUS AND METHOD FOR PROCESSING INVALID OPERATION IN PROLOGUE OR EPILOGUE OF LOOP
    35.
    发明申请
    APPARATUS AND METHOD FOR PROCESSING INVALID OPERATION IN PROLOGUE OR EPILOGUE OF LOOP 有权
    用于处理环境中的无效操作的装置和方法

    公开(公告)号：US20130254517A1

    公开(公告)日：2013-09-26

    申请号：US13832291

    申请日：2013-03-15

    申请人： Seong-Hun Jeong ,  Bernhard Egger ,  Won-Sub Kim

    发明人： Seong-Hun Jeong ,  Bernhard Egger ,  Won-Sub Kim

    IPC分类号： G06F9/30

    CPC分类号： G06F9/30007 ,  G06F8/443 ,  G06F9/30072 ,  G06F9/30105 ,  G06F9/3859 ,  G06F15/7867

    摘要： An apparatus for processing an invalid operation in a prologue and/or an epilogue of a loop includes a register file including a first region for storing a data validity value indicating whether data is valid or invalid, and a second region for storing the data; and a functional unit configured to determine whether an operation is valid or invalid based on a value of a first region of each of one or more input sources received from the register file, and output a destination including a value based on the value of the first region of each of the input sources

    摘要翻译： 一种用于在循环的序言和/或循环的结尾处理无效操作的装置包括：寄存器文件，包括用于存储指示数据是有效还是无效的数据有效值的第一区域和用于存储数据的第二区域; 以及功能单元，被配置为基于从所述寄存器文件接收到的一个或多个输入源中的每一个的第一区域的值来确定操作是有效还是无效，并且基于所述第一 每个输入源的区域

    Scheduler of reconfigurable array, method of scheduling commands, and computing apparatus
    38.
    发明授权
    Scheduler of reconfigurable array, method of scheduling commands, and computing apparatus 有权
    可重配置阵列的调度器，调度命令的方法和计算设备

    公开(公告)号：US08745608B2

    公开(公告)日：2014-06-03

    申请号：US12697602

    申请日：2010-02-01

    申请人： Won-sub Kim ,  Tae-wook Oh ,  Bernhard Egger

    发明人： Won-sub Kim ,  Tae-wook Oh ,  Bernhard Egger

    IPC分类号： G06F9/45

    CPC分类号： G06F9/3897 ,  G06F9/3838

    摘要： A scheduler of a reconfigurable array, a method of scheduling commands, and a computing apparatus are provided. To perform a loop operation in a reconfigurable array, a recurrence node, a producer node, and a predecessor node are detected from a data flow graph of the loop operation such that resources are assigned to such nodes so as to increase the loop operating speed. Also, a dedicated path having a fixed delay may be added to the assigned resources.

    摘要翻译： 提供了可重配置阵列的调度器，调度命令的方法和计算装置。 为了在可重配置阵列中执行循环操作，从循环操作的数据流图中检测到递归节点，生成器节点和前导节点，使得资源被分配给这样的节点，以便增加循环操作速度。 此外，具有固定延迟的专用路径可以被添加到所分配的资源。

    RECONFIGURABLE PROCESSOR AND DRIVING CONTROL METHOD
    39.
    发明申请
    RECONFIGURABLE PROCESSOR AND DRIVING CONTROL METHOD 有权
    可重构处理器和驱动控制方法

    公开(公告)号：US20120204001A1

    公开(公告)日：2012-08-09

    申请号：US13178062

    申请日：2011-07-07

    申请人： Bernhard Egger ,  Taisong Jin ,  Won-Sub Kim

    发明人： Bernhard Egger ,  Taisong Jin ,  Won-Sub Kim

    IPC分类号： G06F15/76 ,  G06F9/06

    CPC分类号： G06F15/7892 ,  G06F9/3869

    摘要： Provided is a reconfigurable processor capable of reducing the routing processing time of routing nodes by driving the routing nodes at a greater frequency than a driving frequency of the processing elements. The reconfigurable processor includes one or more processing elements configured to be driven at a first driving frequency, and one or more routing nodes configured to be provided on paths that are formed between the processing elements, and to be driven at a second driving frequency that is greater than the first driving frequency.

    摘要翻译： 提供了一种可重新配置的处理器，其能够以比处理元件的驱动频率更大的频率驱动路由节点来减少路由节点的路由处理时间。 可重配置处理器包括被配置为以第一驱动频率驱动的一个或多个处理元件，以及一个或多个路由节点，被配置为提供在形成在处理元件之间的路径上，并以第二驱动频率 大于第一驱动频率。