公开(公告)号：US06972593B1

公开(公告)日：2005-12-06

申请号：US10635625

申请日：2003-08-05

申请人： Xiaobao Wang ,  Khai Nguyen ,  Chiakang Sung ,  Bonnie Wang

发明人： Xiaobao Wang ,  Khai Nguyen ,  Chiakang Sung ,  Bonnie Wang

IPC分类号： H03K19/003 ,  H03K19/094

CPC分类号： H03K19/00315

摘要： The hot socket detect circuit of the present invention includes a well bias circuit and three hot socket detect blocks. If the output of any of the three hot socket detect blocks is a digital high signal then the output of the hot socket detect circuit is a digital high signal. The digital high signal indicates that a hot socket condition exists.

摘要翻译： 本发明的热插座检测电路包括阱偏置电路和三个热插座检测块。 如果三个热插座检测块中的任一个的输出是数字高信号，则热插座检测电路的输出是数字高电平信号。 数字高电平信号表示存在热插座状况。

公开(公告)号：US20050140430A1

公开(公告)日：2005-06-30

申请号：US10749883

申请日：2003-12-31

申请人： Bonnie Wang ,  Chiakang Sung ,  Khai Nguyen ,  Xiaobao Wang

发明人： Bonnie Wang ,  Chiakang Sung ,  Khai Nguyen ,  Xiaobao Wang

IPC分类号： G05F1/10 ,  H03K19/00 ,  H03K19/017 ,  H03K19/0185

CPC分类号： H03K19/01707 ,  H03K19/0016 ,  H03K19/01721 ,  H03K19/018507

摘要： An AC current booster for high speed, high frequency applications having a single-ended output embodiment and a differential output embodiment. The embodiments of the present invention allow bifurcated control of the AC switching rate and the DC state of a given output signal, in order to achieve faster rising and falling edge rates without an undesirable increase in output voltage swing.

摘要翻译： 用于具有单端输出实施例和差分输出实施例的高速，高频应用的AC电流增压器。 本发明的实施例允许对给定输出信号的AC开关速率和DC状态的分叉控制，以便实现更快的上升和下降沿速率，而不会不期望地增加输出电压摆幅。

公开(公告)号：US06314550B1

公开(公告)日：2001-11-06

申请号：US09094226

申请日：1998-06-09

申请人： Bonnie Wang ,  Chiakang Sung ,  Khai Huang ,  Khai Nguyen ,  Xiaobao Wang

发明人： Bonnie Wang ,  Chiakang Sung ,  Khai Huang ,  Khai Nguyen ,  Xiaobao Wang

IPC分类号： G06F1710

CPC分类号： H03K19/1732 ,  G01R31/318555 ,  G06F11/2273 ,  H03K19/17744 ,  H03K19/17748

摘要： A technique to provide higher system performance by increasing amount of data that may be transferred in parallel is to increase the number of external pins available for the input and output of user data (user I/O). A technique is to allow a pin to be used for multiple purposes, a dedicated operation during a first mode and for user I/O during other modes. A pin (515) may be used to perform a handshaking function during a configuration mode and user I/O during a normal or user mode. The technique may be used during the cascaded configuration of programmable integrated circuits, and in conjunction with in-system programming.

摘要翻译： 通过增加并行传输的数据量来提供更高系统性能的技术是增加可用于输入和输出用户数据（用户I / O）的外部引脚数。 一种技术是允许将引脚用于多个目的，在第一模式期间的专用操作以及在其它模式期间的用户I / O。 引脚（515）可以在正常或用户模式期间在配置模式和用户I / O期间执行握手功能。 该技术可以在可编程集成电路的级联配置期间并结合在系统编程中使用。

公开(公告)号：US20070115028A1

公开(公告)日：2007-05-24

申请号：US11251099

申请日：2005-10-14

申请人： Xiaobao Wang ,  Khai Nguyen ,  Chiakang Sung ,  Bonnie Wang

发明人： Xiaobao Wang ,  Khai Nguyen ,  Chiakang Sung ,  Bonnie Wang

IPC分类号： H03K19/00

CPC分类号： H03K19/00315

摘要： The hot socket detect circuit of the present invention includes a well bias circuit and three hot socket detect blocks. If the output of any of the three hot socket detect blocks is a digital high signal then the output of the hot socket detect circuit is a digital high signal. The digital high signal indicates that a hot socket condition exists.

摘要翻译： 本发明的热插座检测电路包括阱偏置电路和三个热插座检测块。 如果三个热插座检测块中的任一个的输出是数字高信号，则热插座检测电路的输出是数字高电平信号。 数字高电平信号表示存在热插座状况。

公开(公告)号：US06707399B1

公开(公告)日：2004-03-16

申请号：US10269370

申请日：2002-10-10

申请人： Bonnie Wang ,  Chiakang Sung ,  Khai Nguyen ,  Joseph Huang ,  Gopi Rangan ,  Nitin Prasad

发明人： Bonnie Wang ,  Chiakang Sung ,  Khai Nguyen ,  Joseph Huang ,  Gopi Rangan ,  Nitin Prasad

IPC分类号： H03M900

CPC分类号： H03M9/00

摘要： Techniques for adjusting the boundary between bytes of data in a serial-to-parallel converter are provided. Bits of serial data are shifted into a first register. Data bytes are then shifted out of the first register along parallel signal lines into a second register. The timing of the parallel load of data from the first register to the second register determines the parallel data byte boundary. The boundary between the parallel data bytes can be shifted using a load enable signal. The phase of the load enable signal can be changed to shift the boundary between data bytes by one or more bits. The parallel data can then be loaded from the second register into a third register. The data output signal of the third register is synchronized to a core clock signal to ensure enough set up and hold time for signals output by the third register.

摘要翻译： 提供了用于调整串并转换器中的数据字节之间边界的技术。 串行数据的位被移入第一寄存器。 然后，数据字节沿并行信号线移出第一寄存器，进入第二寄存器。 从第一寄存器到第二寄存器的并行加载数据的时序确定并行数据字节边界。 可以使用负载使能信号来移位并行数据字节之间的边界。 可以改变负载使能信号的相位，以将数据字节之间的边界移位一个或多个位。 然后可以将并行数据从第二寄存器加载到第三寄存器中。 第三寄存器的数据输出信号与核心时钟信号同步，以确保第三寄存器输出的信号的足够的建立和保持时间。

公开(公告)号：US06911923B1

公开(公告)日：2005-06-28

申请号：US10769733

申请日：2004-01-29

申请人： Bonnie Wang ,  Chiakang Sung ,  Khai Nguyen ,  Joseph Huang ,  Gopi Rangan ,  Nitin Prasad

发明人： Bonnie Wang ,  Chiakang Sung ,  Khai Nguyen ,  Joseph Huang ,  Gopi Rangan ,  Nitin Prasad

IPC分类号： H03M9/00 ,  G06F1/04 ,  G06F1/24 ,  G06F13/12 ,  G06F13/38

CPC分类号： H03M9/00

摘要： Techniques for adjusting the boundary between bytes of data in a serial-to-parallel converter are provided. Bits of serial data are shifted into a first register. Data bytes are then shifted out of the first register along parallel signal lines into a second register. The timing of the parallel load of data from the first register to the second register determines the parallel data byte boundary. The boundary between the parallel data bytes can be shifted using a load enable signal. The phase of the load enable signal can be changed to shift the boundary between data bytes by one or more bits. The parallel data can then be loaded from the second register into a third register. The data output signal of the third register is synchronized to a core clock signal to ensure enough set up and hold time for signals output by the third register.

摘要翻译： 提供了用于调整串并转换器中的数据字节之间边界的技术。 串行数据的位被移入第一寄存器。 然后，数据字节沿并行信号线移出第一寄存器，进入第二寄存器。 从第一寄存器到第二寄存器的并行加载数据的时序确定并行数据字节边界。 可以使用负载使能信号来移位并行数据字节之间的边界。 可以改变负载使能信号的相位，以将数据字节之间的边界移位一个或多个位。 然后可以将并行数据从第二寄存器加载到第三寄存器中。 第三寄存器的数据输出信号与核心时钟信号同步，以确保第三寄存器输出的信号的足够的建立和保持时间。

公开(公告)号：US07236018B1

公开(公告)日：2007-06-26

申请号：US10937518

申请日：2004-09-08

申请人： Bonnie Wang ,  Chiakang Sung ,  Khai Nguyen

发明人： Bonnie Wang ,  Chiakang Sung ,  Khai Nguyen

IPC分类号： H03B1/00

CPC分类号： H03F3/45183 ,  H03F1/0205 ,  H03F3/72 ,  H03F2200/372 ,  H03F2200/513 ,  H03F2203/45466 ,  H03F2203/45641 ,  H03F2203/45686 ,  H03F2203/45726 ,  H03F2203/7206

摘要： The present invention relates to a programmable low-voltage differential signaling (LVDS) output driver. The programmable LVDS output driver may include circuitry for tri-stating the output to allow several programmable LVDS output drivers to be coupled to a single receiver. The programmable LVDS output driver may also include programmable current sources for varying the output current, as well as providing additional current to circuitry within the driver (e.g., impedance circuitry). The programmable LVDS output driver may also include an impedance circuit for adjusting the output impedance of the output driver, while only diverting a small amount of source current. The current diverted by the impedance circuit may be compensated for by increasing the source current from the programmable current sources. The programmable LVDS output driver may also include pre-emphasis circuitry for boosting the edge rates of output signals.

摘要翻译： 本发明涉及可编程低压差分信号（LVDS）输出驱动器。 可编程LVDS输出驱动器可以包括用于对输出进行三态的电路，以允许几个可编程LVDS输出驱动器耦合到单个接收器。 可编程LVDS输出驱动器还可以包括用于改变输出电流的可编程电流源，以及向驱动器内的电路（例如，阻抗电路）提供额外的电流。 可编程LVDS输出驱动器还可以包括用于调节输出驱动器的输出阻抗的阻抗电路，同时仅转移少量的源电流。 可以通过增加来自可编程电流源的源电流来补偿由阻抗电路转移的电流。 可编程LVDS输出驱动器还可以包括用于提高输出信号的边沿速率的预加重电路。

公开(公告)号：US06956401B1

公开(公告)日：2005-10-18

申请号：US10704964

申请日：2003-11-10

申请人： Jeffrey Tyhach ,  Bonnie Wang ,  Chiakang Sung ,  Khai Nguyen

发明人： Jeffrey Tyhach ,  Bonnie Wang ,  Chiakang Sung ,  Khai Nguyen

IPC分类号： H03K17/041 ,  H03K19/0175 ,  H03K19/0185 ,  H04L25/02

CPC分类号： H03K19/018528 ,  H03K17/04106 ,  H04L25/0272 ,  H04L25/0292

摘要： Input buffer circuitry for handling high-speed differential input signals on an integrated circuit is provided. The input buffer circuitry may use two parallel differential input buffers with overlapping input-voltage ranges. Logic on the integrated circuit may be powered at a core-logic power supply voltage. Input-output circuitry on the integrated circuit may be powered at an input-output voltage level. To improve the performance of the input buffers in the overlap range, at least one the input buffers can be powered using a total power supply voltage drop that exceeds the core-logic power supply level. One of the input buffers may be configured to handle lower-voltage input signals. This input buffer may be powered using the input-output power supply level.

摘要翻译： 提供了用于处理集成电路中的高速差分输入信号的输入缓冲电路。 输入缓冲器电路可以使用具有重叠输入电压范围的两个并行差分输入缓冲器。 集成电路上的逻辑可以以核心逻辑电源电压供电。 集成电路上的输入输出电路可以以输入 - 输出电压电平供电。 为了在重叠范围内提高输入缓冲器的性能，可以使用超过核心逻辑电源电平的总电源电压降供电至少一个输入缓冲器。 其中一个输入缓冲器可被配置为处理较低电压的输入信号。 该输入缓冲器可以使用输入 - 输出电源电平供电。

公开(公告)号：US07046037B1

公开(公告)日：2006-05-16

申请号：US11153676

申请日：2005-06-15

申请人： Jeffrey Tyhach ,  Bonnie Wang ,  Chiakang Sung ,  Khai Nguyen

发明人： Jeffrey Tyhach ,  Bonnie Wang ,  Chiakang Sung ,  Khai Nguyen

IPC分类号： H03K19/0175

CPC分类号： H03K19/018528 ,  H03K17/04106 ,  H04L25/0272 ,  H04L25/0292

摘要： Input buffer circuitry for handling high-speed differential input signals on an integrated circuit is provided. The input buffer circuitry may use two parallel differential input buffers with overlapping input-voltage ranges. Logic on the integrated circuit may be powered at a core-logic power supply voltage. Input-output circuitry on the integrated circuit may be powered at an input-output voltage level. To improve the performance of the input buffers in the overlap range, at least one the input buffers can be powered using a total power supply voltage drop that exceeds the core-logic power supply level. One of the input buffers may be configured to handle lower-voltage input signals. This input buffer may be powered using the input-output power supply level.

摘要翻译： 提供了用于处理集成电路中的高速差分输入信号的输入缓冲电路。 输入缓冲器电路可以使用具有重叠输入电压范围的两个并行差分输入缓冲器。 集成电路上的逻辑可以以核心逻辑电源电压供电。 集成电路上的输入输出电路可以以输入 - 输出电压电平供电。 为了在重叠范围内提高输入缓冲器的性能，可以使用超过核心逻辑电源电平的总电源电压降供电至少一个输入缓冲器。 其中一个输入缓冲器可被配置为处理较低电压的输入信号。 该输入缓冲器可以使用输入 - 输出电源电平供电。

公开(公告)号：US20050151564A1

公开(公告)日：2005-07-14

申请号：US11004664

申请日：2004-12-03

申请人： Cameron McClintock ,  Richard Cliff ,  Bonnie Wang

发明人： Cameron McClintock ,  Richard Cliff ,  Bonnie Wang

IPC分类号： H03K19/0185 ,  H03K19/0175

CPC分类号： H03K19/018585

摘要： Circuitry is provided to individually configure each I/O of an integrated circuit to be compatible with a different LVTTL I/O standards. This can be done with only one I/O supply voltage, where that voltage is the highest of the I/O voltages needed in a particular application. The circuitry operates by regulating the output voltage of the I/O cell so that it is above the VOH and below the maximum VIH for the LVTTL standard for which it will comply with. Since each I/O cell is individually configurable, any I/O can drive out to any LVTTL specification.

摘要翻译： 提供电路以单独配置集成电路的每个I / O以与不同的LVTTL I / O标准兼容。 这可以通过仅一个I / O电源电压完成，其中该电压是特定应用中所需的I / O电压中最高的。 电路通过调节I / O单元的输出电压进行操作，使其高于VOH并低于其符合的LVTTL标准的最大VIH。 由于每个I / O单元都可单独配置，任何I / O都可以驱动到任何LVTTL规范。