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    Apparatus and method for power optimized replay via selective recirculation of instructions
    31.
    发明授权
    Apparatus and method for power optimized replay via selective recirculation of instructions 有权
    通过指令的选择性再循环进行功率优化重放的装置和方法

    公开(公告)号：US07725683B2

    公开(公告)日：2010-05-25

    申请号：US10671844

    申请日：2003-09-25

    申请人： Sujat Jamil ,  Hang Nguyen ,  Samantha J. Edirisooriya ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu

    发明人： Sujat Jamil ,  Hang Nguyen ,  Samantha J. Edirisooriya ,  David E. Miner ,  R. Frank O'Bleness ,  Steven J. Tu

    IPC分类号： G06F9/00

    CPC分类号： G06F9/3836

    摘要： A method and apparatus for power optimized replay. In one embodiment, the method includes the issuance of an instruction selected from a queue. Once issued, the instruction may be enqueued within a recirculation queue if completion of the instruction is blocked by a detected blocking condition. Once enqueued, instructions contained within the recirculation queue may be reissued once a blocking condition of an instruction within the recirculation queue is satisfied. Accordingly, a power optimized replay scheme as described herein optimizes power while retaining the advantages provided by selectively replaying of blocked instructions to improve power efficiency.

    摘要翻译： 一种电源优化重播的方法和装置。 在一个实施例中，该方法包括发出从队列中选择的指令。 一旦发出，如果指令的完成被检测到的阻塞条件阻挡，则指令可以在再循环队列内排队。 一旦排入队列，一旦满足再循环队列内的指令的阻塞状态，包含在再循环队列内的指令就可以重新发出。 因此，如本文所述的功率优化重放方案优化功率，同时保留通过选择性地重放阻塞指令而提供的优点，以提高功率效率。

    Systems and methods for reducing interrupt latency
    32.
    发明授权
    Systems and methods for reducing interrupt latency 有权
    减少中断延迟的系统和方法

    公开(公告)号：US09116742B1

    公开(公告)日：2015-08-25

    申请号：US13550755

    申请日：2012-07-17

    申请人： Kim Schuttenberg ,  Sujat Jamil ,  R. Frank O'Bleness

    发明人： Kim Schuttenberg ,  Sujat Jamil ,  R. Frank O'Bleness

    IPC分类号： G06F15/00 ,  G06F9/48

    CPC分类号： G06F9/4812 ,  G06F9/3842 ,  G06F9/3861

    摘要： Systems, methods, and other embodiments associated with reducing interrupt latency are described. According to one embodiment, an apparatus includes a buffer storing instructions awaiting execution by an execution device. The apparatus also includes an interrupt logic that, in response to receiving an interrupt, classifies instructions as either safe or unsafe. An unsafe instruction will cause the instructions to execute in a manner inconsistent with an instruction set architecture. The interrupt logic also establishes an interrupt boundary between safe and unsafe instructions, and causes the interrupt to be processed at the interrupt boundary such that the interrupt is processed before processing of the unsafe instructions.

    摘要翻译： 描述了与减少中断延迟相关联的系统，方法和其他实施例。 根据一个实施例，一种装置包括存储执行装置等待执行的指令的缓冲器。 该装置还包括中断逻辑，响应于接收中断，将指令分类为安全或不安全。 不安全的指令将导致指令以不符合指令集架构的方式执行。 中断逻辑还建立安全和不安全指令之间的中断边界，并使中断在中断边界处理，以便在处理不安全指令之前对中断进行处理。

    Way-selecting translation lookaside buffer
    36.
    发明授权
    Way-selecting translation lookaside buffer 失效
    方式选择翻译后备缓冲区

    公开(公告)号：US08631206B1

    公开(公告)日：2014-01-14

    申请号：US12194841

    申请日：2008-08-20

    申请人： R. Frank O'Bleness ,  Sujat Jamil ,  David E. Miner ,  Joseph Delgross ,  Tom Hameenanttila

    发明人： R. Frank O'Bleness ,  Sujat Jamil ,  David E. Miner ,  Joseph Delgross ,  Tom Hameenanttila

    IPC分类号： G06F12/00 ,  G06F13/00 ,  G06F13/28

    CPC分类号： G06F12/1054 ,  G06F12/0864 ,  Y02D10/13

    摘要： Set-associative caches having corresponding methods and computer programs comprise: a data cache to provide a plurality of cache lines based on a set index of a virtual address, wherein each of the cache lines corresponds to one of a plurality of ways of the set-associative cache; a translation lookaside buffer to provide one of a plurality of way selections based on the set index of the virtual address and a virtual tag of the virtual address, wherein each of the way selections corresponds to one of the ways of the set-associative cache; and a way multiplexer to select one of the cache lines provided by the data cache based on the one of the plurality of way selections.

    摘要翻译： 具有相应方法和计算机程序的组合关联高速缓存包括：数据高速缓存，用于基于虚拟地址的设置索引提供多条高速缓存行，其中每条高速缓存行对应于设置的多个方式中的一个， 关联缓存; 翻译后备缓冲器，用于基于所述虚拟地址的所述设置索引和所述虚拟地址的虚拟标签提供多种方式选择之一，其中所述方式选择中的每一种对应于所述集合关联高速缓存的方式之一; 以及方式多路复用器，用于基于多路选择中的一种选择来选择由数据高速缓存提供的高速缓存行之一。

    On-die mechanism for high-reliability processor
    40.
    发明授权
    On-die mechanism for high-reliability processor 失效
    用于高可靠性处理器的裸片机构

    公开(公告)号：US07055060B2

    公开(公告)日：2006-05-30

    申请号：US10324957

    申请日：2002-12-19

    申请人： Hang T. Nguyen ,  Steven J. Tu ,  Alexander J. Honcharik ,  Sujat Jamil

    发明人： Hang T. Nguyen ,  Steven J. Tu ,  Alexander J. Honcharik ,  Sujat Jamil

    IPC分类号： G06F11/00 ,  G06F7/02 ,  G01R31/28

    CPC分类号： G06F11/1641 ,  G06F11/1654 ,  G06F2201/845

    摘要： A processor includes first and second execution cores that operate in a redundant (FRC) mode, an FRC check unit to compare results from the first and second execution cores, and an error check unit to detect recoverable errors in the first and second cores. The error detector disables the FRC checker, responsive to detection of a recoverable error. A multi-mode embodiment of the processor implements a multi-core mode in addition to the FRC mode. An arbitration unit regulates access to resources shared by the first and second execution cores in multi-core mode. The FRC checker is located proximate to the arbitration unit in the multi-mode embodiment.

    摘要翻译： 处理器包括以冗余（FRC）模式操作的第一和第二执行核心，用于比较来自第一和第二执行核心的结果的FRC检查单元和用于检测第一和第二核心中的可恢复错误的错误检查单元。 响应于检测到可恢复的错误，错误检测器禁用FRC检查器。 处理器的多模式实施例除了FRC模式之外还实现多核模式。 仲裁单元以多核心模式来管理由第一和第二执行核共享的资源的访问。 在多模式实施例中，FRC检验器位于仲裁单元附近。