公开(公告)号：US20110145552A1

公开(公告)日：2011-06-16

申请号：US12638064

申请日：2009-12-15

申请人： Koichi Yamada ,  Gad Sheaffer ,  Jan Gray ,  Landy Wang ,  Martin Taillefer ,  Arun Kishan ,  Ali-Reza Adl-Tabatabai ,  David Callahan

发明人： Koichi Yamada ,  Gad Sheaffer ,  Jan Gray ,  Landy Wang ,  Martin Taillefer ,  Arun Kishan ,  Ali-Reza Adl-Tabatabai ,  David Callahan

IPC分类号： G06F9/312

CPC分类号： G06F9/3834 ,  G06F9/30076 ,  G06F9/3836 ,  G06F9/3851 ,  G06F9/3857 ,  G06F9/3861 ,  G06F9/461 ,  G06F9/467 ,  G06F9/4812 ,  G06F2209/481

摘要： In one embodiment, the present invention includes a method for receiving control in a kernel mode via a ring transition from a user thread during execution of an unbounded transactional memory (UTM) transaction, updating a state of a transaction status register (TSR) associated with the user thread and storing the TSR with a context of the user thread, and later restoring the context during a transition from the kernel mode to the user thread. In this way, the UTM transaction may continue on resumption of the user thread. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，本发明包括一种用于在执行无界事务存储器（UTM）事务期间经由用户线程的环转移以内核模式接收控制的方法，更新与相关联的事务状态寄存器（TSR）相关联的事务状态寄存器（TSR）的状态 用户线程和用户线程的上下文存储TSR，然后在从内核模式到用户线程的转换期间恢复上下文。 以这种方式，UTM事务可以继续恢复用户线程。 描述和要求保护其他实施例。

公开(公告)号：US20110145498A1

公开(公告)日：2011-06-16

申请号：US12638345

申请日：2009-12-15

申请人： Martin Taillefer ,  Jan Gray ,  Richard Wurdack ,  Gad Sheaffer ,  Ali-Reza Adl-Tabatabai

发明人： Martin Taillefer ,  Jan Gray ,  Richard Wurdack ,  Gad Sheaffer ,  Ali-Reza Adl-Tabatabai

IPC分类号： G06F12/08

CPC分类号： G06F9/467 ,  G06F11/3409 ,  G06F11/3466 ,  G06F11/3612 ,  G06F11/3636 ,  G06F11/3648 ,  G06F2201/86 ,  G06F2201/87 ,  G06F2201/88 ,  G06F2201/885

摘要： Monitoring performance of one or more architecturally significant processor caches coupled to a processor. The methods include executing an application on one or more processors coupled to one or more architecturally significant processor caches, where the application utilizes the architecturally significant portions of the architecturally significant processor caches. The methods further include at least one of generating metrics related to performance of the architecturally significant processor caches; implementing one or more debug exceptions related to performance of the architecturally significant processor caches; or implementing one or more transactional breakpoints related to performance of the architecturally significant processor caches as a result of utilizing the architecturally significant portions of the architecturally significant processor caches.

摘要翻译： 监视耦合到处理器的一个或多个架构上重要的处理器高速缓存的性能。 所述方法包括在耦合到一个或多个架构有意义的处理器高速缓存的一个或多个处理器上执行应用，其中应用利用架构上重要的处理器高速缓存的架构上重要的部分。 所述方法还包括生成与架构上重要的处理器高速缓存的性能有关的度量中的至少一个; 实现与架构上重要的处理器高速缓存的性能相关的一个或多个调试异常; 或者通过利用架构上重要的处理器高速缓存的架构上重要的部分来实现与架构上重要的处理器高速缓存的性能相关的一个或多个事务性断点。

公开(公告)号：US20100332808A1

公开(公告)日：2010-12-30

申请号：US12493168

申请日：2009-06-26

申请人： Ali-Reza Adl-Tabatabai ,  Bratin Saha ,  Gad Sheaffer ,  Vadim Bassin ,  Robert Y. Geva ,  Martin Taillefer ,  Darek Mihocka ,  Burton Jordan Smith ,  Jan Gray

发明人： Ali-Reza Adl-Tabatabai ,  Bratin Saha ,  Gad Sheaffer ,  Vadim Bassin ,  Robert Y. Geva ,  Martin Taillefer ,  Darek Mihocka ,  Burton Jordan Smith ,  Jan Gray

IPC分类号： G06F9/30 ,  G06F9/312

CPC分类号： G06F9/3004 ,  G06F9/30076 ,  G06F9/30087 ,  G06F9/30101 ,  G06F9/30181 ,  G06F9/30189 ,  G06F9/3857 ,  G06F9/467

摘要： Minimizing code duplication in an unbounded transactional memory system. A computing apparatus including one or more processors in which it is possible to use a set of common mode-agnostic TM barrier sequences that runs on legacy ISA and extended ISA processors, and that employs hardware filter indicators (when available) to filter redundant applications of TM barriers, and that enables a compiled binary representation of the subject code to run correctly in any of the currently implemented set of transactional memory execution modes, including running the code outside of a transaction, and that enables the same compiled binary to continue to work with future TM implementations which may introduce as yet unknown future TM execution modes.

摘要翻译： 最大限度地减少无界事务内存系统中的代码重复。 一种包括一个或多个处理器的计算设备，其中可以使用在传统ISA和扩展ISA处理器上运行的一组共同模式不可知TM屏障序列，并且采用硬件滤波器指示器（当可用时）可以过滤冗余应用 TM屏障，并且使得主体代码的编译二进制表示可以在任何当前实现的事务存储器执行模式集中运行，包括在事务之外运行代码，并且使得相同的编译的二进制文件能够继续工作 与未来的TM实现可能会引入未知的未来TM执行模式。

公开(公告)号：US20100169581A1

公开(公告)日：2010-07-01

申请号：US12346543

申请日：2008-12-30

申请人： Gad Sheaffer ,  Shlomo Raikin ,  Vadim Bassin ,  Raanan Sade ,  Ehud Cohen ,  Oleg Margulis

发明人： Gad Sheaffer ,  Shlomo Raikin ,  Vadim Bassin ,  Raanan Sade ,  Ehud Cohen ,  Oleg Margulis

IPC分类号： G06F12/08 ,  G06F12/00

CPC分类号： G06F9/3834 ,  G06F9/467 ,  G06F12/0831 ,  G06F12/084

摘要： A method and apparatus for extending cache coherency to hold buffered data to support transactional execution is herein described. A transactional store operation referencing an address associated with a data item is performed in a buffered manner. Here, the coherency state associated with cache lines to hold the data item are transitioned to a buffered state. In response to local requests for the buffered data item, the data item is provided to ensure internal transactional sequential ordering. However, in response to external access requests, a miss response is provided to ensure the transactionally updated data item is not made globally visible until commit. Upon commit, the buffered lines are transitioned to a modified state to make the data item globally visible.

摘要翻译： 这里描述了用于扩展高速缓存一致性以保存缓冲数据以支持事务执行的方法和装置。 以缓冲的方式执行引用与数据项相关联的地址的事务存储操作。 这里，与保存数据项的高速缓存行相关联的一致性状态被转换到缓冲状态。 响应缓冲数据项的本地请求，提供数据项以确保内部事务顺序排序。 然而，响应于外部访问请求，提供了错误响应以确保事务更新的数据项在提交之前不会被全局可见。 一旦提交，缓存的行将转换到修改状态，使数据项全局可见。

公开(公告)号：US20090172304A1

公开(公告)日：2009-07-02

申请号：US11966794

申请日：2007-12-28

申请人： Shay Gueron ,  Gad Sheaffer ,  Shlomo Raikin

发明人： Shay Gueron ,  Gad Sheaffer ,  Shlomo Raikin

IPC分类号： G06F12/00

CPC分类号： G06F12/0808 ,  G06F12/0802 ,  G06F21/556 ,  G06F2201/885 ,  G06F2212/1052 ,  H04L9/003

摘要： Methods, apparatus and systems for memory access obscuration are provided. A first embodiment provides memory access obscuration in conjunction with deadlock avoidance. Such embodiment utilizes processor features including an instruction to enable monitoring of specified cache lines and an instruction that sets a status bit responsive to any foreign access (e.g., write or eviction due to a read) to the specified lines. A second embodiment provides memory access obscuration in conjunction with deadlock detection. Such embodiment utilizes the monitoring feature, as well as handler registration. A user-level handler may be asynchronously invoked responsive to a foreign write to any of the specified lines. Invocation of the handler more frequently than expected indicates that a deadlock may have been encountered. In such case, a deadlock policy may be enforced. Other embodiments are also described and claimed.

摘要翻译： 提供了存储器访问遮蔽的方法，装置和系统。 第一实施例提供结合死锁避免的存储器访问遮蔽。 这种实施例利用处理器特征，包括能够监视指定的高速缓存行的指令，以及响应于指定行的任何外部访问（例如，由于读取的写入或驱逐）而设置状态位的指令。 第二实施例提供结合死锁检测的存储器访问遮蔽。 这种实施例利用监视特征以及处理程序注册。 响应于对任何指定行的外部写入，可以异步调用用户级处理程序。 调用处理程序比预期更频繁表示可能遇到死锁。 在这种情况下，可能会执行死锁策略。 还描述和要求保护其他实施例。

公开(公告)号：US20080209172A1

公开(公告)日：2008-08-28

申请号：US11710028

申请日：2007-02-23

申请人： Shlomo Raikin ,  Gad Sheaffer ,  Doron Orenstien

发明人： Shlomo Raikin ,  Gad Sheaffer ,  Doron Orenstien

IPC分类号： G06F9/30

CPC分类号： G06F9/3004 ,  G06F9/30087 ,  G06F9/3017 ,  G06F9/3834 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3859 ,  G06F9/526

摘要： Controlling a reorder buffer (ROB) to selectively perform functional hardware lock disabling (HLD) is described. One apparatus embodiment includes a unit to enable an ROB to selectively disable a lock upon Identifying a lock acquire operation (LAO) associated with a critical section (CS) entry point, a unit to selectively retire the LAO, a unit to cause the ROB to selectively disable the lock, and a unit to snoop a buffer. The apparatus may, based on the snooping, selectively abort a transaction associated with the CS.

摘要翻译： 描述了控制重排序缓冲器（ROB）以选择性地执行功能性硬件锁定禁止（HLD）。 一个设备实施例包括一个单元，以使得ROB能够在识别与关键部分（CS）入口点相关联的锁定获取操作（LAO）时选择性地禁用锁定，该选择单元选择性地退出LAO，该单元使得ROB 选择性地禁用该锁，以及一个单元来窥探缓冲区。 该设备可以基于窥探，选择性地中止与CS相关联的事务。

公开(公告)号：US07293056B2

公开(公告)日：2007-11-06

申请号：US10321573

申请日：2002-12-18

申请人： Gad Sheaffer

发明人： Gad Sheaffer

IPC分类号： G06F7/509

CPC分类号： G06F9/30014 ,  G06F9/30036 ,  G06F9/30094 ,  G06F9/30101 ,  G06F9/3875

摘要： The present invention relates to a method and system for providing a variable width, at least six-way addition instruction in a processor. The method includes decoding an instruction as a variable width, at least six-way addition instruction, where the variable width, at least six-way addition instruction includes a plurality of operands. The method also includes adding the plurality of operands to obtain a plurality of sums. The method further includes outputting the plurality of sums and optionally storing carry results from the adding operation.

摘要翻译： 本发明涉及一种用于在处理器中提供可变宽度的至少六方加法指令的方法和系统。 该方法包括将指令解码为可变宽度，至少六方加法指令，其中可变宽度，至少六方加法指令包括多个操作数。 该方法还包括添加多个操作数以获得多个和。 该方法还包括输出多个和并且可选地从加法运算存储携带结果。

公开(公告)号：US07260592B2

公开(公告)日：2007-08-21

申请号：US10107262

申请日：2002-03-28

申请人： Gad Sheaffer

发明人： Gad Sheaffer

IPC分类号： G06F1/02

CPC分类号： G06F9/3001 ,  G06F1/0353 ,  G06F9/345 ,  G06F9/3455 ,  G06F9/3555 ,  G06F2101/04

摘要： The present invention relates to a method and system for providing sine and cosine value pairs in a processor. The method includes decoding a sine and cosine instruction having a predetermined source angle and generating an index value for a sine cosine table (SCT) using a sine cosine control register (SCCR). The method also includes generating a plurality of quadrant bits using the SCCR, reading a sine and a cosine value pair from the SCT using the index value, and adjusting a sign of each value of the sine and the cosine value pair using the plurality of quadrant bits, if necessary. The method further includes incrementing the SCCR, if the SCCR is to be incremented, executing the sine and cosine instruction using the sine and cosine value pair, and outputting at least one result.

摘要翻译： 本发明涉及一种在处理器中提供正弦和余弦值对的方法和系统。 该方法包括解码具有预定源角的正弦和余弦指令，并使用正弦余弦控制寄存器（SCCR）生成正弦余弦表（SCT）的索引值。 该方法还包括使用SCCR产生多个象限位，使用索引值从SCT读取正弦值和余弦值对，并使用多个象限调整正弦和余弦值对的每个值的符号 如果需要的话。 该方法还包括增加SCCR，如果要增加SCCR，则使用正弦和余弦值对执行正弦和余弦指令，并输出至少一个结果。

公开(公告)号：US20050172210A1

公开(公告)日：2005-08-04

申请号：US11049436

申请日：2005-02-01

申请人： Gad Sheaffer

发明人： Gad Sheaffer

IPC分类号： H03M13/41 ,  H03M13/03

CPC分类号： H03M13/41 ,  H03M13/4107

摘要： How a first result of a first operation compares to a second result of a second operation is identified. The identification may be performed without producing the first result or the second result. The first result or the second result may be selected in response to the identification, and the first operation or the second operation may be performed in response to the selection to produce the selected result. Alternatively, the first operation may be performed to produce the first result and the second operation may be performed to produce the second result. The produced first result or the produced second result may be selected in response to the identification.

摘要翻译： 识别第一操作的第一结果与第二操作的第二结果的比较。 可以在不产生第一结果或第二结果的情况下执行识别。 可以响应于该识别来选择第一结果或第二结果，并且可以响应于选择产生所选择的结果来执行第一操作或第二操作。 或者，可以执行第一操作以产生第一结果，并且可以执行第二操作以产生第二结果。 所产生的第一结果或产生的第二结果可以响应于该识别来选择。

公开(公告)号：US20190065160A1

公开(公告)日：2019-02-28

申请号：US11936243

申请日：2007-11-07

申请人： Haitham Akkary ,  Shlomo Raikin ,  Ravi Rajwar ,  Gad Sheaffer ,  Srikanth T. Srinivasan

发明人： Haitham Akkary ,  Shlomo Raikin ,  Ravi Rajwar ,  Gad Sheaffer ,  Srikanth T. Srinivasan

IPC分类号： G06F8/41

摘要： A method and apparatus for hybrid pre and post-retire tentative access tracking is herein described. Access tracking is often performed during execution of critical sections, which may be defined by traditional locks or transactional memory instructions. Pre-retire accesses to memory are performed to update tracking information for access during execution of a critical section. However, post-retire updates to tracking information are performed for subsequent consecutive critical section accesses in a pipeline when a previous end critical section operation is retired.