公开(公告)号：US07509391B1

公开(公告)日：2009-03-24

申请号：US09448569

申请日：1999-11-23

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques d'Inverno

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques d'Inverno

IPC分类号： G06F15/167

CPC分类号： G06F15/167 ,  G06F12/1027 ,  G06F12/1081

摘要： A multi-processor system 8 includes multiple processing devices, including DSPs (10), processor units (MPUs) (21), co-processors (30) and DMA channels (31). Some of the devices may include internal MMUs (19, 32) which allows the device (10, 21, 30, 31) to work with a large virtual address space mapped to an external shared memory (20). The MMUs (19, 32) may perform the translation between a virtual address and the physical address associated with the external shared memory (20). Access to the shared memory (20) is controlled using a unified memory management system.

摘要翻译： 多处理器系统8包括多个处理设备，包括DSP（10），处理器单元（MPU）（21），协处理器（30）和DMA通道（31）。 一些设备可以包括允许设备（10,21,30,31）与映射到外部共享存储器（20）的大的虚拟地址空间一起工作的内部MMU（19,32）。 MMU（19,32）可以执行虚拟地址与与外部共享存储器（20）相关联的物理地址之间的转换。 使用统一的存储器管理系统来控制对共享存储器（20）的访问。

公开(公告)号：US07360060B2

公开(公告)日：2008-04-15

申请号：US10632069

申请日：2003-07-31

申请人： Gerard Chauvel ,  Serge Lasserre

发明人： Gerard Chauvel ,  Serge Lasserre

IPC分类号： G06F9/30

CPC分类号： G06F9/30134 ,  G06F9/30101 ,  G06F9/30149 ,  G06F9/30174 ,  G06F9/30185 ,  G06F9/30189 ,  G06F9/382 ,  G06F12/0253 ,  G06F12/0804 ,  G06F12/0891 ,  G06F12/126 ,  G06F2212/502

摘要： A processor (e.g., a co-processor) comprising a decoder adapted to decode instructions from a first instruction set in a first mode and a second instruction set in a second mode. A pre-decoder coupled to the decoder, and operates in parallel with the decoder, determines the mode of operation for the decode logic for subsequent instructions. In particular, the decode logic operating in a current mode concurrently with the pre-decoder detecting a predetermined prefix, which indicates a subsequent instruction is a system command. Upon detecting this predetermined prefix, the decoder decodes the system command accordingly.

摘要翻译： 包括解码器的处理器（例如，协处理器），其适于在第一模式中解码来自第一指令集的指令和在第二模式中的第二指令集。 耦合到解码器并且与解码器并行操作的预解码器确定用于随后指令的解码逻辑的操作模式。 特别地，与预解码器同时检测预定前缀的当前模式的解码逻辑，其指示后续指令是系统命令。 在检测到该预定前缀时，解码器相应地解码系统命令。

公开(公告)号：US07330937B2

公开(公告)日：2008-02-12

申请号：US10818584

申请日：2004-04-05

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banâtre ,  Jean-Paul Routeau ,  Salam Majoul ,  Frédéric Parain

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banâtre ,  Jean-Paul Routeau ,  Salam Majoul ,  Frédéric Parain

IPC分类号： G06F12/00

CPC分类号： G06F9/30181 ,  G06F9/30047 ,  G06F9/3824 ,  G06F12/0802 ,  G06F12/126 ,  G06F2212/2515 ,  Y02D10/13

摘要： A method is disclosed that comprises determining whether a data subsystem is to operate as cache memory or as scratchpad memory in which line fetches from external memory are suppressed and programming a control bit to cause the data subsystem to be operated as either a cache or scratchpad memory depending on the determination. Other embodiments are disclosed herein as well.

摘要翻译： 公开了一种方法，其包括确定数据子系统是作为高速缓存存储器还是作为暂存器存储器进行操作，其中从外部存储器取出的行被抑制并且编程控制位以使数据子系统作为高速缓存或暂存器存储器 取决于决心。 本文还公开了其它实施例。

公开(公告)号：US06789172B2

公开(公告)日：2004-09-07

申请号：US09932794

申请日：2001-08-17

申请人： Gerard Chauvel ,  Serge Lasserre

发明人： Gerard Chauvel ,  Serge Lasserre

IPC分类号： G06F1208

CPC分类号： G06F9/30043 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F12/0292 ,  G06F12/0835 ,  G06F12/0879 ,  G06F12/0891 ,  G06F12/1027 ,  G06F12/1081 ,  G06F2201/81 ,  G06F2201/885 ,  G06F2212/1028 ,  Y02D10/13 ,  Y02D10/24

摘要： A digital system has at least one processor, with an associated multi-segment cache memory circuit. A single global validity circuit (VIG) is connected to the memory circuit and is operable to indicate if any segment of the multiple segments holds valid data. Block circuitry is operable to transfer data from a pre-selected region of the secondary memory to a particular segment of the plurality of segments and to assert the global valid bit at the completion of a block transfer. Direct memory access (DMA) circuitry is connected to the memory cache for transferring data between the memory cache and a selectable region of a secondary memory and is also operable to assert the global valid bit at the completion of a DMA block transfer.

摘要翻译： 数字系统具有至少一个具有相关联的多段高速缓冲存储器电路的处理器。 单个全局有效性电路（VIG）连接到存储器电路并且可操作以指示多个段的任何段是否保存有效数据。 块电路可操作以将数据从辅助存储器的预选区域传送到多个段的特定段，并且在块传送完成时断言全局有效位。 直接存储器访问（DMA）电路连接到存储器高速缓存，用于在存储器高速缓存和辅助存储器的可选择区域之间传送数据，并且还可用于在DMA块传送完成时断言全局有效位。

公开(公告)号：US08489860B1

公开(公告)日：2013-07-16

申请号：US08995606

申请日：1997-12-22

申请人： Michael McMahon ,  Marion C. Lineberry ,  Matthew A. Woolsey ,  Gerard Chauvel

发明人： Michael McMahon ,  Marion C. Lineberry ,  Matthew A. Woolsey ,  Gerard Chauvel

IPC分类号： G06F9/30

CPC分类号： G06F9/3879 ,  G06F9/54 ,  G06F21/00

摘要： A wireless data platform comprises a plurality of processors. Channels of communication are set up between processors such that they may communicate information as tasks are performed. A dynamic cross compiler executed on one processor compiles code into native processing code for another processor. A dynamic cross linker links the compiled code for other processor. Native code may also be downloaded to the platform through use of a JAVA Bean (or other language type) which encapsulates the native code. The JAVA Bean can be encrypted and digitally signed for security purposes.

摘要翻译： 无线数据平台包括多个处理器。 在处理器之间设置通信通道，使得它们可以在执行任务时传送信息。 在一个处理器上执行的动态交叉编译器将代码编译成另一个处理器的本机处理代码。 动态交叉链接器链接其他处理器的编译代码。 本地代码也可以通过使用封装本地代码的JAVA Bean（或其他语言类型）下载到平台。 为了安全起见，JAVA Bean可以被加密和数字签名。

公开(公告)号：US07500085B2

公开(公告)日：2009-03-03

申请号：US11188504

申请日：2005-07-25

申请人： Gerard Chauvel

发明人： Gerard Chauvel

IPC分类号： G06F9/30 ,  G06F9/40 ,  G06F15/00

CPC分类号： G06F12/1081 ,  G06F9/30174 ,  G06F9/45504 ,  G06F12/0802 ,  G06F2212/6012

摘要： A processor comprising fetch logic adapted to fetch a set of instructions from memory, the set comprising a subset of instructions. The processor further comprises decode logic coupled to the fetch logic and adapted to process the set of instructions, and a clock coupled to the decode logic. When processed, an instruction from the set causes the clock to increment a counter external to the processor while the subset is processed. A status of the counter is manipulated to determine an efficiency level pertaining to the subset of instructions.

摘要翻译： 一种包括提取逻辑的处理器，适于从存储器获取一组指令，该组包括指令的子集。 处理器还包括耦合到提取逻辑并且适于处理该组指令的解码逻辑以及耦合到解码逻辑的时钟。 当处理时，来自该集合的指令使得时钟在处理子集时递增处理器外部的计数器。 控制计数器的状态来确定与指令子集有关的效率水平。

公开(公告)号：US07392269B2

公开(公告)日：2008-06-24

申请号：US10631195

申请日：2003-07-31

申请人： Gerard Chauvel

发明人： Gerard Chauvel

IPC分类号： G06F17/30

CPC分类号： G06F12/126 ,  G06F9/30134 ,  G06F9/30174 ,  G06F12/0253 ,  G06F12/0804 ,  G06F12/0891 ,  G06F2212/502 ,  Y02D10/13 ,  Y10S707/99957

摘要： A system comprising a counter adapted to monitor the memory consumption of the allocated memory resources. Upon reaching or surpassing the memory resource threshold provided, the counter may indicate the need for garbage collection. The garbage collector assesses the memory and releases memory resources that are consumed by the programs but are not needed anymore. The recycled memory resources are thus provided to the programs and the counter is updated accordingly. In addition, the system may also include instructions requesting memory resources. After detecting such instructions, the memory usage counter is updated either by the exact amount of memory allocated or the estimated amount of memory allocated. The counter may be implemented in hardware or in software.

摘要翻译： 一种系统，包括适于监视所分配的存储器资源的存储器消耗的计数器。 达到或超过提供的内存资源阈值时，计数器可能表示需要进行垃圾收集。 垃圾收集器评估内存并释放程序使用的内存资源，但不再需要。 因此，将再循环的存储器资源提供给程序，并相应地更新计数器。 另外，系统还可以包括请求存储器资源的指令。 在检测到这样的指令之后，存储器使用计数器被分配的存储器的精确量或估计的分配的内存量更新。 计数器可以硬件或软件来实现。

公开(公告)号：US07295576B2

公开(公告)日：2007-11-13

申请号：US10404854

申请日：2003-04-01

申请人： Gerard Chauvel

发明人： Gerard Chauvel

IPC分类号： H04J3/24 ,  H04N7/167

CPC分类号： H04L49/3009 ,  H04L49/20

摘要： A transport packet parser (42) includes a transport packet header decoder (50) for identifying a packet identifier (PID) and continuity counter (CC) associated with a current packet. The PID along with an enable (En) bit is input to an PID associative memory (52) in search mode to identify an address associated with the PID. The address is used to access a CC associated with a previous packet for the same PID in a random access memory (62). The previous continuity counter is used along with other header information to determine whether the current packet satisfies predetermined criteria. If so, the packet is passed to a transport packet buffer for further processing.

摘要翻译： 传输分组解析器（42）包括用于识别与当前分组相关联的分组标识符（PID）和连续性计数器（CC）的传输分组报头解码器（50）。 在搜索模式下，将PID与使能（En）位一起输入到PID关联存储器（52），以识别与PID相关联的地址。 地址用于在随机存取存储器（62）中访问与先前分组相关联的用于相同PID的CC。 先前的连续性计数器与其他标题信息一起使用以确定当前分组是否满足预定标准。 如果是这样，则将分组传递到传输分组缓冲器以进一步处理。

公开(公告)号：US07266824B2

公开(公告)日：2007-09-04

申请号：US09932556

申请日：2001-08-17

申请人： Gerard Chauvel

发明人： Gerard Chauvel

IPC分类号： G06F3/00

CPC分类号： G06F9/30043 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F12/0292 ,  G06F12/0879 ,  G06F12/0891 ,  G06F12/1027 ,  G06F12/1081 ,  G06F2201/81 ,  G06F2201/885 ,  G06F2212/1028 ,  Y02D10/13 ,  Y02D10/24

摘要： A digital system and method of operation is provided in which several processors (400[]) are connected to a shared resource (432). Each processor has a translation lookaside buffer (TLB) (310[]) that contains recently used page entries that each includes an access priority value. Access priority values are assigned to regions of address space, typically pages, according to the program or data that is stored on a given page. Access priority values are maintained in page tables with address translations, such that when a translated page address is loaded into a TLB, the access priority associated with that page is included in the TLB page entry. Arbitration circuitry (430) is connected to receive a request signal from each processor along with an access priority value (353[]) from each TLB in response to the requested address. The arbitration circuitry is operable to schedule access to the shared resource according to the access priority values provided by the TLBs.

摘要翻译： 提供了一种数字系统和操作方法，其中几个处理器（400 []）连接到共享资源（432）。 每个处理器具有翻译后备缓冲器（TLB）（310 []），其包含最近使用的页面条目，每个页面条目包括访问优先级值。 根据存储在给定页面上的程序或数据，将访问优先级值分配给地址空间区域（通常是页面）。 在具有地址转换的页面表中维护访问优先级值，使得当翻译的页面地址被加载到TLB中时，与该页面相关联的访问优先级被包括在TLB页面条目中。 连接仲裁电路（430）以响应于所请求的地址从每个TLB接收来自每个处理器的请求信号以及来自每个TLB的访问优先级值（353 []）。 仲裁电路可操作以根据由TLB提供的访问优先级值来调度对共享资源的访问。

公开(公告)号：US07174194B2

公开(公告)日：2007-02-06

申请号：US09932361

申请日：2001-08-17

申请人： Gerard Chauvel ,  Dominique D'Inverno ,  Darvin R. Edwards

发明人： Gerard Chauvel ,  Dominique D'Inverno ,  Darvin R. Edwards

IPC分类号： H04B1/38 ,  G06F1/32 ,  G06F9/46

CPC分类号： G06F9/4893 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F11/0724 ,  Y02D10/16 ,  Y02D10/24

摘要： A multiprocessor system (10) includes a plurality of processing modules, such as MPUs (12), DSPs (14), and coprocessors/DMA channels (16). Power management software (38) in conjunction with profiles (36) for the various processing modules and the tasks to executed are used to build scenarios which meet predetermined power objectives, such as providing maximum operation within package thermal constraints or using minimum energy. Actual activities associated with the tasks are monitored during operation to ensure compatibility with the objectives. The allocation of tasks may be changed dynamically to accommodate changes in environmental conditions and changes in the task list. Temperatures may be computed at various points in the multiprocessor system by monitoring activity information associated with various subsystems. The activity measurements may be used to compute a current power dissipation distribution over the die. If necessary, the tasks in a scenario may be adjusted to reduce power dissipation. Further, activity counters may be selectively enabled for specific tasks in order to obtain more accurate profile information.

摘要翻译： 多处理器系统（10）包括多个处理模块，例如MPU（12），DSP（14）和协处理器/ DMA通道（16）。 电力管理软件（38）结合用于各种处理模块的简档（36）和执行的任务被用于构建满足预定功率目标的场景，例如在封装热约束内提供最大操作或使用最小能量。 在操作过程中监视与任务相关的实际活动，以确保与目标的兼容性。 可以动态地改变任务的分配，以适应环境条件的变化和任务列表的变化。 可以通过监视与各种子系统相关联的活动信息来在多处理器系统中的各个点计算温度。 活动测量可用于计算模具上的当前功耗分布。 如果需要，可以调整场景中的任务以减少功耗。 此外，可以为特定任务选择性地启用活动计数器，以便获得更准确的简档信息。