公开(公告)号：US06826652B1

公开(公告)日：2004-11-30

申请号：US09591537

申请日：2000-06-09

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques D'Inverno

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques D'Inverno

IPC分类号： G06F1208

CPC分类号： G06F12/0897 ,  G06F2212/2515

摘要： A cache architecture (16) for use in a processing includes a RAM set cache for caching a contiguous block of main memory (20). The RAM set cache can be used in conjunction with other cache types, such as a set associative cache or a direct mapped cache. A register (32) defines a starting address for the contiguous block of main memory (20). The data array (38) associated with the RAM set may be filled on a line-by-line basis, as lines are requested by the processing core, or on a set-fill basis which fills the data array (38) when the starting address is loaded into the register (32). As addresses are received from the processing core, hit/miss logic (46) the starting address register (32), a global valid bit (34), line valid bits (37) and control bits (24, 26) are used to determine whether the data is present in the RAM set or whether the data must be loaded from main memory (20). The hit/miss logic (46) also determines whether a line should be loaded into the RAM set data array (38) or in the associated cache.

摘要翻译： 用于处理的缓存结构（16）包括用于缓存主存储器（20）的连续块的RAM集缓存。 RAM集缓存可以与其他缓存类型一起使用，例如集合关联高速缓存或直接映射高速缓存。 寄存器（32）定义主存储器（20）的连续块的起始地址。 与RAM组相关联的数据阵列（38）可以逐行填充，因为处理核心请求线路，或者在开始时填充数据阵列（38）的设置填充基础上 地址被加载到寄存器（32）中。 由于从处理核心接收到地址，因此使用命中/未命中逻辑（46）起始地址寄存器（32），全局有效位（34），行有效位（37）和控制位（24,26）来确定 数据是否存在于RAM集合中，或者数据是否必须从主存储器（20）加载。 命中/未命中逻辑（46）还确定是否将线路加载到RAM集数据阵列（38）或相关联的高速缓存中。

公开(公告)号：US07386671B2

公开(公告)日：2008-06-10

申请号：US10891821

申请日：2004-07-14

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques D'Inverno

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques D'Inverno

IPC分类号： G06F12/08

CPC分类号： G06F12/0848 ,  G06F12/0864

摘要： A cache architecture (16) for use in a processing device includes a RAM set cache for caching a contiguous block of main memory (20). The RAM set cache can be used in conjunction with other cache types, such as a set associative cache or a direct mapped cache. A register (32) defines a starting address for the contiguous block of main memory (20). The data array (38) associated with the RAM set may be filled on a line-by-line basis, as lines are requested by the processing core, or on a set-fill basis which fills the data array (38) when the starting address is loaded into the register (32). As addresses are received from the processing core, hit/miss logic (46) the starting address register (32), a global valid bit (34), line valid bits (37) and control bits (24, 26) are used to determine whether the data is present in the RAM set or whether the data must be loaded from main memory (20). The hit/miss logic (46) also determines whether a line should be loaded into the RAM set data array (38) or in the associated cache.

摘要翻译： 用于处理设备的高速缓存结构（16）包括用于缓存主存储器（20）的连续块的RAM组高速缓存。 RAM集缓存可以与其他缓存类型一起使用，例如集合关联高速缓存或直接映射高速缓存。 寄存器（32）定义主存储器（20）的连续块的起始地址。 与RAM组相关联的数据阵列（38）可以逐行填充，因为处理核心请求线路，或者在开始时填充数据阵列（38）的设置填充基础上 地址被加载到寄存器（32）中。 由于从处理核心接收到地址，因此使用命中/未命中逻辑（46）起始地址寄存器（32），全局有效位（34），行有效位（37）和控制位（24,26）来确定 数据是否存在于RAM集合中，或者数据是否必须从主存储器（20）加载。 命中/未命中逻辑（46）还确定是否将线路加载到RAM集数据阵列（38）或相关联的高速缓存中。

公开(公告)号：US06792508B1

公开(公告)日：2004-09-14

申请号：US09591656

申请日：2000-06-09

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques d'Inverno

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques d'Inverno

IPC分类号： G06F1208

CPC分类号： G06F12/0802 ,  G06F12/0862 ,  G06F12/0864 ,  G06F12/0895 ,  G06F2212/1016 ,  G06F2212/2515

摘要： A cache architecture (16) for use in a processing device includes a RAM set cache for caching a contiguous block of main memory (20). The RAM set cache can be used in conjunction with other cache types, such as a set associative cache or a direct mapped cache. A register (32) define a starting address for the contiguous block of main memory (20). The data array (38) associated with the RAM set may be filled on a line by line basis, as lines are requested by the processing core, or on a set-fill basis which fills the data array (38) when the starting address is loaded into the register (32). As addresses are received from the processing core hit miss logic (46) the starting address register (32), a global valid bit (34), line valid bits (37) and control bits (24, 26) are used to determine whether the data is present in the RAM set or whether the data must be loaded from main memory (20). The hit/miss logic (46) also determines whether a line should be loaded into the RAM set data array (38) or in the associated cache.

摘要翻译： 用于处理设备的高速缓存结构（16）包括用于缓存主存储器（20）的连续块的RAM组高速缓存。 RAM集缓存可以与其他缓存类型一起使用，例如集合关联高速缓存或直接映射高速缓存。 寄存器（32）定义主存储器（20）的连续块的起始地址。 与RAM组相关联的数据阵列（38）可以逐行地填充，因为处理核心要求线路，或者填充数据阵列（38）时的起始地址为 加载到寄存器（32）中。 由于从处理核心命中漏错逻辑（46）接收到地址，起始地址寄存器（32），全局有效位（34），行有效位（37）和控制位（24,26）用于确定是否 数据存在于RAM集合中，或者数据是否必须从主存储器（20）加载。 命中/未命中逻辑（46）还确定是否将线路加载到RAM集数据阵列（38）或相关联的高速缓存中。

公开(公告)号：US06606687B1

公开(公告)日：2003-08-12

申请号：US09447194

申请日：1999-11-22

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques D'Inverno

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques D'Inverno

IPC分类号： G06F1200

CPC分类号： G06F12/0804

摘要： A VIVT (virtual index, virtual tag) cache (18) uses an interruptible hardware clean function to clean dirty entries in the cache during a context switch. A MAX counter (82) and a MIN register (84) define a range of cache locations which are dirty. During the hardware clean function, the MAX counter (82) counts downward while cache entries at the address given by the MAX counter (82) are written to main memory (16) if the entry is marked as dirty. If an interrupt occurs, the MAX counter is disabled until a subsequent clean request is issued after the interrupt is serviced.

摘要翻译： VIVT（虚拟索引，虚拟标签）缓存（18）使用可中断的硬件清理功能来清除上下文切换期间高速缓存中的脏条目。 MAX计数器（82）和MIN寄存器（84）定义了脏的高速缓存位置的范围。 在硬件清理功能期间，如果条目被标记为脏，则MAX计数器（82）向下计数，而由MAX计数器（82）给出的地址处的缓存条目被写入主存储器（16）。 如果发生中断，则在中断服务完成之后，MAX计数器将被禁止，直到发出后续清除请求。

公开(公告)号：US07509391B1

公开(公告)日：2009-03-24

申请号：US09448569

申请日：1999-11-23

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques d'Inverno

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique Benoit Jacques d'Inverno

IPC分类号： G06F15/167

CPC分类号： G06F15/167 ,  G06F12/1027 ,  G06F12/1081

摘要： A multi-processor system 8 includes multiple processing devices, including DSPs (10), processor units (MPUs) (21), co-processors (30) and DMA channels (31). Some of the devices may include internal MMUs (19, 32) which allows the device (10, 21, 30, 31) to work with a large virtual address space mapped to an external shared memory (20). The MMUs (19, 32) may perform the translation between a virtual address and the physical address associated with the external shared memory (20). Access to the shared memory (20) is controlled using a unified memory management system.

摘要翻译： 多处理器系统8包括多个处理设备，包括DSP（10），处理器单元（MPU）（21），协处理器（30）和DMA通道（31）。 一些设备可以包括允许设备（10,21,30,31）与映射到外部共享存储器（20）的大的虚拟地址空间一起工作的内部MMU（19,32）。 MMU（19,32）可以执行虚拟地址与与外部共享存储器（20）相关联的物理地址之间的转换。 使用统一的存储器管理系统来控制对共享存储器（20）的访问。

公开(公告)号：US07757067B2

公开(公告)日：2010-07-13

申请号：US10632222

申请日：2003-07-31

申请人： Gerard Chauvel ,  Serge Lasserre ,  Maija Kuusela

发明人： Gerard Chauvel ,  Serge Lasserre ,  Maija Kuusela

IPC分类号： G06F9/30 ,  G06F9/40

CPC分类号： G06F9/30149 ,  G06F9/30076 ,  G06F9/30181 ,  G06F9/30185 ,  G06F9/382 ,  G06F9/3879 ,  G06F12/0253 ,  G06F12/0804 ,  G06F12/0891 ,  G06F12/126 ,  G06F2212/502

摘要： A processor (e.g., a co-processor) comprising a decoder coupled to a pre-decoder, in which the decoder decodes a current instruction in parallel with the pre-decoder pre-decoding a subsequent instruction. In particular, the pre-decoder examines at least five Bytecodes in parallel with the decoder decoding a current instruction. The pre-decoder determines if a subsequent instruction contains a prefix. If a prefix is detected in at least one of the five Bytecodes, a program counter skips the prefix and changes the behavior of the decoder during the decoding of the subsequent instruction.

摘要翻译： 包括耦合到预解码器的解码器的处理器（例如，协处理器），其中解码器与预解码器并行地解码当前指令，以对后续指令进行解码。 特别地，预解码器与解码器解码当前指令并行地检查至少五个字节码。 预解码器确定后续指令是否包含前缀。 如果在五个字节码中的至少一个中检测到前缀，则程序计数器跳过前缀，并且在后续指令的解码期间改变解码器的行为。

公开(公告)号：US07496930B2

公开(公告)日：2009-02-24

申请号：US10831575

申请日：2004-04-22

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banâtre ,  Jean-Paul Routeau ,  Salam Majoul ,  Frédéric Parain

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banâtre ,  Jean-Paul Routeau ,  Salam Majoul ,  Frédéric Parain

IPC分类号： G06F13/00

CPC分类号： G09G5/39 ,  G06F3/14 ,  G09G5/393

摘要： In some embodiments, a storage medium comprises application software that performs one or more operations and that directly manages a device. The application software comprises instructions that initialize an application data structure (e.g., an object or array) usable by the application software to manage the device and also comprises instructions that map the application data structure to a memory associated with the device without the use of a device driver. In other embodiments, a method comprises initializing an application data structure to manage a hardware device and mapping the application data structure to a memory associated with the hardware device without the use of a device driver. The application data structure may store a single dimensional data structure or a multi-dimensional data structure. In some embodiments, the device being managed by the application software may comprise a display and the application software may comprise Java code.

摘要翻译： 在一些实施例中，存储介质包括执行一个或多个操作并直接管理设备的应用软件。 应用软件包括初始化应用软件可用于管理设备的应用数据结构（例如，对象或阵列）的指令，还包括将应用数据结构映射到与设备相关联的存储器而不使用 设备驱动。 在其他实施例中，一种方法包括初始化应用数据结构以管理硬件设备，并将应用数据结构映射到与硬件设备相关联的存储器，而不使用设备驱动程序。 应用数据结构可以存储单维数据结构或多维数据结构。 在一些实施例中，由应用软件管理的设备可以包括显示器，并且应用软件可以包括Java代码。

公开(公告)号：US20050033945A1

公开(公告)日：2005-02-10

申请号：US10830917

申请日：2004-04-22

申请人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banatre ,  Jean-Paul Routeau ,  Salam Majoul ,  Frederic Parain

发明人： Gerard Chauvel ,  Serge Lasserre ,  Dominique D'Inverno ,  Maija Kuusela ,  Gilbert Cabillic ,  Jean-Philippe Lesot ,  Michel Banatre ,  Jean-Paul Routeau ,  Salam Majoul ,  Frederic Parain

IPC分类号： G06F9/22 ,  G06F9/318 ,  G06F9/44 ,  G06F11/34 ,  G06F12/00 ,  G06F9/30

CPC分类号： G06F11/3466 ,  G06F9/30087 ,  G06F9/30174 ,  G06F9/30189 ,  G06F2201/865 ,  G06F2201/88

摘要： A technique comprises receiving an instruction and dynamically changing the instruction's semantic based on programmable information that is separate from the instruction. The change in semantic may comprise the inclusion of monitoring code that determines a performance characteristic associated with the instruction or a change in the instruction's operation (e.g., the inclusion of read or write barrier operations to support a garbage collector).

摘要翻译： 一种技术包括接收指令并基于与指令分离的可​​编程信息来动态地改变指令的语义。 语义的变化可以包括包括确定与指令相关联的性能特征的监视代码或指令的操作的改变（例如，包括用于支持垃圾收集器的读取或写入屏障操作）。

公开(公告)号：US06751706B2

公开(公告)日：2004-06-15

申请号：US09932651

申请日：2001-08-17

申请人： Gerard Chauvel ,  Maija Kuusela ,  Dominique D'Inverno ,  Serge Lasserre

发明人： Gerard Chauvel ,  Maija Kuusela ,  Dominique D'Inverno ,  Serge Lasserre

IPC分类号： G06F1200

CPC分类号： G06F9/5011 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F9/30043 ,  G06F9/5094 ,  G06F11/3409 ,  G06F12/0292 ,  G06F12/0879 ,  G06F12/0891 ,  G06F12/1027 ,  G06F12/1081 ,  G06F2201/81 ,  G06F2201/815 ,  G06F2201/86 ,  G06F2201/88 ,  G06F2201/885 ,  G06F2209/5014 ,  G06F2209/5021 ,  G06F2209/507 ,  G06F2212/1028 ,  G06F2212/681 ,  Y02D10/13 ,  Y02D10/16 ,  Y02D10/22 ,  Y02D10/24 ,  Y02D10/34

摘要： A digital system is provided with a several processors, a private level one (L1) cache associated with each processor, a shared level two (L2) cache having several segments per entry, and a level three (L3) physical memory. The shared L2 cache architecture is embodied with 4-way associativity, four segments per entry and four valid and dirty bits. When the L2-cache misses, the penalty to access to data within the L3 memory is high. The system supports miss under miss to let a second miss interrupt a segment prefetch being done in response to a first miss. Thus, an interruptible SDRAM to L2-cache prefetch system with miss under miss support is provided. A shared translation look-aside buffer (TLB) is provided for L2 accesses, while a private TLB is associated with each processor. A micro TLB (&mgr;TLB) is associated with each resource that can initiate a memory transfer. The L2 cache, along with all of the TLBs and &mgr;TLBs have resource ID fields and task ID fields associated with each entry to allow flushing and cleaning based on resource or task. Configuration circuitry is provided to allow the digital system to be configured on a task by task basis in order to reduce power consumption.

摘要翻译： 数字系统具有几个处理器，与每个处理器相关联的私有一级（L1）高速缓存，每个条目具有多个段的共享二级（L2）高速缓存以及三级（L3）物理存储器。 共享的L2高速缓存体系结构体现为4路关联性，每个条目有4个段和4个有效位和脏位。 当L2缓存未命中时，访问L3内存中的数据的惩罚很高。 该系统支持未命中错过，以使第二个错误中断一个段预取正在响应于第一个错过。 因此，提供了一个可中断的SDRAM到L2缓存预取系统，其中错过了支持。 为L2访问提供共享翻译后备缓冲器（TLB），而私有TLB与每个处理器相关联。 微型TLB（muTLB）与可以启动存储器传输的每个资源相关联。 L2缓存以及所有TLB和muTLB都具有与每个条目关联的资源ID字段和任务ID字段，以允许基于资源或任务的冲洗和清理。 提供配置电路以允许数字系统根据任务在任务上进行配置，以便降低功耗。

公开(公告)号：US06745293B2

公开(公告)日：2004-06-01

申请号：US09932308

申请日：2001-08-17

申请人： Serge Lasserre ,  Gerard Chauvel

发明人： Serge Lasserre ,  Gerard Chauvel

IPC分类号： G06F1200

CPC分类号： G06F9/5011 ,  G06F1/206 ,  G06F1/3203 ,  G06F1/329 ,  G06F9/30043 ,  G06F12/084 ,  G06F12/0846 ,  G06F12/0879 ,  G06F12/0891 ,  G06F2201/81 ,  G06F2201/885 ,  G06F2209/5021 ,  G06F2212/1028 ,  Y02D10/13 ,  Y02D10/24

摘要： A digital system is provided with a several processors, a private level one (L1) cache associated with each processor, a shared level two (L2) cache having several segments per entry, and a level three (L3) physical memory. The shared L2 cache architecture is embodied with 4-way associativity, four segments per entry and four valid and dirty bits. Multiple detection circuitry responds to several cache access requests concurrently. Multiple ports in the cache service multiple requesters concurrently if concurrent hits are determined by the detection circuitry.

摘要翻译： 数字系统具有几个处理器，与每个处理器相关联的私有一级（L1）高速缓存，每个条目具有多个段的共享二级（L2）高速缓存以及三级（L3）物理存储器。 共享的L2高速缓存体系结构体现为4路关联性，每个条目有4个段和4个有效位和脏位。 多个检测电路同时响应多个缓存访问请求。 如果并发命中由检测电路确定，高速缓存服务中的多个端口将同时发送多个请求者。