公开(公告)号：US20140025997A1

公开(公告)日：2014-01-23

申请号：US13552665

申请日：2012-07-19

Applicant: Andre Heiper ,  Aharon Kupershtok ,  Yaakov Yaari

Inventor： Andre Heiper ,  Aharon Kupershtok ,  Yaakov Yaari

IPC: G06F11/36

CPC classification number: G06F11/3676

Abstract: Computer-implemented method, computerized apparatus and a computer program product for test selection. The computer-implemented method comprising: obtaining a test suite comprising a plurality of tests for a Software Under Test (SUT); and selecting a subset of the test suite, wherein the subset provides coverage of the SUT that correlates to a coverage by a workload of the SUT, wherein the workload defines a set of input events to the SUT thereby defining portions of the SUT that are to be invoked during execution.

Abstract translation: 计算机实现的方法，计算机化设备和用于测试选择的计算机程序产品。 该计算机实现的方法包括：获得包括用于被测软件（SUT）的多个测试的测试套件; 以及选择所述测试套件的子集，其中所述子集提供与所述SUT的工作负载相关联的所述SUT的覆盖，其中所述工作负载定义到所述SUT的一组输入事件，从而定义所述SUT的部分， 在执行期间被调用。

公开(公告)号：US08612952B2

公开(公告)日：2013-12-17

申请号：US12755440

申请日：2010-04-07

Applicant: Rachel Tzoref ,  Moshe Klausner ,  Aharon Kupershtok ,  Yousef Shajrawi ,  Yaakov Yaari

Inventor： Rachel Tzoref ,  Moshe Klausner ,  Aharon Kupershtok ,  Yousef Shajrawi ,  Yaakov Yaari

IPC: G06F9/45

CPC classification number: G06F11/3471 ,  G06F11/3409 ,  G06F2201/865

Abstract: Detecting optimization opportunities is enabled by utilizing a trace of a target concurrent computer program and determining a relation between data objects accessed during the tracked execution. The relation may be stored in a Temporal Relation Graph (TRG), in an extended-TRG or another data structure. The relation may be affected by temporally-adjacent accesses to data objects. The relation may further be affected by accesses to data objects performed during critical sections of the target program.

Abstract translation: 通过利用目标并发计算机程序的跟踪并确定在跟踪执行期间访问的数据对象之间的关系，可以实现检测优化机会。 关系可以存储在时间关系图（TRG）中，在扩展TRG或其他数据结构中。 关系可能受时间上相邻的数据对象访问的影响。 该关系可能进一步受到对在目标程序的关键部分期间执行的对数据对象的访问的影响。

公开(公告)号：US08521994B2

公开(公告)日：2013-08-27

申请号：US12975807

申请日：2010-12-22

Applicant: Alexander Peleg ,  Yaakov Yaari ,  Millind Mittal ,  Larry M. Mennemeier ,  Benny Eitan

Inventor： Alexander Peleg ,  Yaakov Yaari ,  Millind Mittal ,  Larry M. Mennemeier ,  Benny Eitan

IPC: G06F9/315

CPC classification number: G06F9/30036 ,  G06F7/49921 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30109 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/30167 ,  G06F9/30181 ,  G06F9/30192 ,  G06F9/30196

Abstract: An apparatus includes an instruction decoder, first and second source registers and a circuit coupled to the decoder to receive packed data from the source registers and to pack the packed data responsive to a pack instruction received by the decoder. A first packed data element and a second packed data element are received from the first source register. A third packed data element and a fourth packed data element are received from the second source register. The circuit packs packing a portion of each of the packed data elements into a destination register resulting with the portion from second packed data element adjacent to the portion from the first packed data element, and the portion from the fourth packed data element adjacent to the portion from the third packed data element.

Abstract translation: 一种装置包括指令解码器，第一和第二源寄存器和耦合到解码器的电路，用于从源寄存器接收压缩数据，并响应于解码器接收到的包指令对压缩数据进行打包。 从第一源寄存器接收第一打包数据元素和第二打包数据元素。 从第二源寄存器接收第三打包数据元素和第四打包数据元素。 所述电路包装将每个打包数据元素的一部分包装到目的地寄存器中，其结果是来自与来自第一打包数据元素的部分相邻的第二打包数据元素的部分，以及来自与该部分相邻的第四打包数据元素的部分 从第三个打包的数据元素。

公开(公告)号：US08495346B2

公开(公告)日：2013-07-23

申请号：US13444090

申请日：2012-04-11

Applicant: Alexander Peleg ,  Yaakov Yaari ,  Millind Mittal ,  Larry M. Mennemeier ,  Benny Eitan

Inventor： Alexander Peleg ,  Yaakov Yaari ,  Millind Mittal ,  Larry M. Mennemeier ,  Benny Eitan

IPC: G06F9/315

CPC classification number: G06F9/30036 ,  G06F7/49921 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30109 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/30167 ,  G06F9/30181 ,  G06F9/30192 ,  G06F9/30196

Abstract: A processor. The processor includes a first register for storing a first packed data, a decoder, and a functional unit. The decoder has a control signal input. The control signal input is for receiving a first control signal and a second control signal. The first control signal is for indicating a pack operation. The second control signal is for indicating an unpack operation. The functional unit is coupled to the decoder and the register. The functional unit is for performing the pack operation and the unpack operation using the first packed data. The processor also supports a move operation.

Abstract translation: 处理器 处理器包括用于存储第一打包数据的第一寄存器，解码器和功能单元。 解码器具有控制信号输入。 控制信号输入用于接收第一控制信号和第二控制信号。 第一控制信号用于指示包装操作。 第二控制信号用于指示解封装操作。 功能单元耦合到解码器和寄存器。 功能单元用于使用第一打包数据执行包操作和拆包操作。 处理器还支持移动操作。

公开(公告)号：US08479055B2

公开(公告)日：2013-07-02

申请号：US12780904

申请日：2010-05-16

Applicant: Daniel Citron ,  Moshe Klausner ,  Aharon Kupershtok ,  Yousef Shajrawi ,  Yaakov Yaari

Inventor： Daniel Citron ,  Moshe Klausner ,  Aharon Kupershtok ,  Yousef Shajrawi ,  Yaakov Yaari

IPC: G06F11/00 ,  G06F13/00

CPC classification number: G06F11/3466 ,  G06F11/3404 ,  G06F11/3447 ,  G06F12/0815 ,  G06F2201/865

Abstract: Systems and methods for cache optimization are provided. The method comprises tracing objects instantiated during execution of a program code under test according to type of access by one or more threads running in parallel, wherein said tracing provides information about order in which different instances of one or more objects are accessed by said one or more threads and whether the type of access is a read operation or a write operation; and utilizing tracing information to build a temporal relationship graph (TRG) for the accessed objects, wherein the objects are represented by nodes in the TRG and at least two types of edges for connecting the nodes are defined.

Abstract translation: 提供了缓存优化的系统和方法。 该方法包括根据由并行运行的一个或多个线程的访问类型来跟踪在执行被测程序代码期间实例化的对象，其中所述跟踪提供关于一个或多个对象的不同实例被所述一个或多个对象访问的顺序的信息， 更多线程以及访问类型是读操作还是写操作; 并且利用跟踪信息为所访问的对象建立时间关系图（TRG），其中所述对象由所述TRG中的节点表示，并且用于连接所述节点的至少两种类型的边缘被定义。

公开(公告)号：US20130124830A1

公开(公告)日：2013-05-16

申请号：US13730841

申请日：2012-12-29

Applicant: Alexander Peleg ,  Yaakov Yaari ,  Millind Mittal ,  Larry M. Mennemeier ,  Benney Eitan

Inventor： Alexander Peleg ,  Yaakov Yaari ,  Millind Mittal ,  Larry M. Mennemeier ,  Benney Eitan

IPC: G06F9/30

CPC classification number: G06F9/30036 ,  G06F7/49921 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30109 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/30167 ,  G06F9/30181 ,  G06F9/30192 ,  G06F9/30196

Abstract: An apparatus includes an instruction decoder, first and second source registers and a circuit coupled to the decoder to receive packed data from the source registers and to unpack the packed data responsive to an unpack instruction received by the decoder. A first packed data element and a third packed data element are received from the first source register. A second packed data element and a fourth packed data element are received from the second source register. The circuit copies the packed data elements into a destination register resulting with the second packed data element adjacent to the first packed data element, the third packed data element adjacent to the second packed data element, and the fourth packed data element adjacent to the third packed data element.

Abstract translation: 一种装置包括指令解码器，第一和第二源寄存器以及耦合到解码器的电路，用于从源寄存器接收压缩数据，并根据解码器接收到的解包指令对打包数据进行解包。 从第一源寄存器接收第一打包数据元素和第三打包数据元素。 从第二源寄存器接收第二打包数据元素和第四打包数据元素。 所述电路将打包的数据元素复制到目的地寄存器中，其中与第一打包数据元素相邻的第二打包数据元素，与第二打包数据元素相邻的第三打包数据元素以及与第三打包数据元素相邻的第四打包数据元素 数据元素。

公开(公告)号：US20130117547A1

公开(公告)日：2013-05-09

申请号：US13730837

申请日：2012-12-29

Applicant: Alexander Peleg ,  Yaakov Yaari ,  Millind Mittal ,  Larry M. Mennemeier ,  Benny Eitan

Inventor： Alexander Peleg ,  Yaakov Yaari ,  Millind Mittal ,  Larry M. Mennemeier ,  Benny Eitan

IPC: G06F9/30

CPC classification number: G06F9/30036 ,  G06F7/49921 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30109 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/30167 ,  G06F9/30181 ,  G06F9/30192 ,  G06F9/30196

Abstract: An apparatus includes an instruction decoder, first and second source registers and a circuit coupled to the decoder to receive packed data from the source registers and to unpack the packed data responsive to an unpack instruction received by the decoder. A first packed data element and a third packed data element are received from the first source register. A second packed data element and a fourth packed data element are received from the second source register. The circuit copies the packed data elements into a destination register resulting with the second packed data element adjacent to the first packed data element, the third packed data element adjacent to the second packed data element, and the fourth packed data element adjacent to the third packed data element.

Abstract translation: 一种装置包括指令解码器，第一和第二源寄存器以及耦合到解码器的电路，用于从源寄存器接收压缩数据，并根据解码器接收到的解包指令对打包数据进行解包。 从第一源寄存器接收第一打包数据元素和第三打包数据元素。 从第二源寄存器接收第二打包数据元素和第四打包数据元素。 所述电路将打包的数据元素复制到目的地寄存器中，其中与第一打包数据元素相邻的第二打包数据元素，与第二打包数据元素相邻的第三打包数据元素以及与第三打包数据元素相邻的第四打包数据元素 数据元素。

公开(公告)号：US20110219214A1

公开(公告)日：2011-09-08

申请号：US13108723

申请日：2011-05-16

Applicant: Alexander Peleg ,  Yaakov Yaari ,  Millind Mittal ,  Larry M. Mennemeier ,  Benny Eitan

Inventor： Alexander Peleg ,  Yaakov Yaari ,  Millind Mittal ,  Larry M. Mennemeier ,  Benny Eitan

IPC: G06F9/30

CPC classification number: G06F9/30036 ,  G06F7/49921 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30109 ,  G06F9/3013 ,  G06F9/30145 ,  G06F9/30149 ,  G06F9/30167 ,  G06F9/30181 ,  G06F9/30192 ,  G06F9/30196

Abstract: A processor. The processor includes a first register for storing a first packed data, a decoder, and a functional unit. The decoder has a control signal input. The control signal input is for receiving a first control signal and a second control signal. The first control signal is for indicating a pack operation. The second control signal is for indicating an unpack operation. The functional unit is coupled to the decoder and the register. The functional unit is for performing the pack operation and the unpack operation using the first packed data. The processor also supports a move operation.

Abstract translation: 处理器 处理器包括用于存储第一打包数据的第一寄存器，解码器和功能单元。 解码器具有控制信号输入。 控制信号输入用于接收第一控制信号和第二控制信号。 第一控制信号用于指示包装操作。 第二控制信号用于指示解封装操作。 功能单元耦合到解码器和寄存器。 功能单元用于使用第一打包数据执行包操作和拆包操作。 处理器还支持移动操作。

公开(公告)号：US20090193402A1

公开(公告)日：2009-07-30

申请号：US12020586

申请日：2008-01-28

Applicant: Guy Bashkansky ,  Gad Haber ,  Yaakov Yaari ,  Marcel Zalmanovici

Inventor： Guy Bashkansky ,  Gad Haber ,  Yaakov Yaari ,  Marcel Zalmanovici

IPC: G06F9/45

CPC classification number: G06F8/443

Abstract: Optimizing a computer program by setting a first compiler optimization configuration for a first entity of a computer program, setting a second compiler optimization configuration for a second entity of the computer program, where the first and second entities are of the same type and where the first and second compiler optimization configurations differ, and compiling the computer program in accordance with the compiler optimization configurations, thereby creating a compiled program.

Abstract translation: 通过为计算机程序的第一实体设置第一编译器优化配置来优化计算机程序，为计算机程序的第二实体设置第二编译器优化配置，其中第一和第二实体具有相同类型，并且第一 和第二编译器优化配置不同，并根据编译器优化配置编译计算机程序，从而创建一个编译程序。

公开(公告)号：US20070239810A1

公开(公告)日：2007-10-11

申请号：US11758767

申请日：2007-06-06

Applicant: DERRICK LIN ,  Punit Minocha ,  Alexander Peleg ,  Yaakov Yaari ,  Millind Mittal ,  Larry Mennemeier ,  Benny Eitan

Inventor： DERRICK LIN ,  Punit Minocha ,  Alexander Peleg ,  Yaakov Yaari ,  Millind Mittal ,  Larry Mennemeier ,  Benny Eitan

IPC: G06F17/00

CPC classification number: G06F7/762 ,  G06F5/01 ,  G06F7/49994 ,  G06F7/76 ,  G06F9/30025 ,  G06F9/30032 ,  G06F9/30036 ,  G06F9/30109 ,  G06F9/3013 ,  G06F9/30167 ,  G06F9/3885

Abstract: A method and apparatus for providing, in a processor, a shift operation on a packed data element having multiple values. One embodiment of a central processing unit (CPU) includes instruction fetch logic to fetch a single-instruction-multiple-data (SIMD) shift instruction. A register stores a multiple data elements to be operated upon by the SIMD shift instruction. A barrel shifter concurrently shifts the data elements in a bit-wise manner by a variable number of bit positions in response to the SIMD shift instruction.

Abstract translation: 一种用于在处理器中提供对具有多个值的压缩数据元素进行移位操作的方法和装置。 中央处理单元（CPU）的一个实施例包括提取单指令多数据（SIMD）移位指令的指令提取逻辑。 寄存器存储通过SIMD移位指令来操作的多个数据元素。 桶形移位器响应于SIMD移位指令，同时将数据元素按比特方式移位可变数目的位位置。