公开(公告)号：US08745321B2

公开(公告)日：2014-06-03

申请号：US13620291

申请日：2012-09-14

申请人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

发明人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

IPC分类号： G06F12/00

CPC分类号： G11C7/1072 ,  G06F13/4243 ,  G11C7/10 ,  G11C11/406 ,  G11C11/40618 ,  Y02D10/14 ,  Y02D10/151

摘要： An apparatus includes multiple first memory circuits, each first memory circuit being associated with a first memory standard, where the first memory standard defines a first set of control signals that each first memory circuit circuits is operable to accept. The apparatus also includes an interface circuit coupled to the first memory circuits, in which the interface circuit is operable to emulate at least one second memory circuit, each second memory circuit being associated with a second different memory standard.

摘要翻译： 一种装置包括多个第一存储器电路，每个第一存储器电路与第一存储器标准相关联，其中第一存储器标准定义了每个第一存储器电路电路可操作地接受的第一组控制信号。 该装置还包括耦合到第一存储器电路的接口电路，其中接口电路可操作以模拟至少一个第二存储器电路，每个第二存储器电路与第二不同存储器标准相关联。

公开(公告)号：US20130188424A1

公开(公告)日：2013-07-25

申请号：US13620233

申请日：2012-09-14

申请人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

发明人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

IPC分类号： G11C16/06

CPC分类号： G11C16/06 ,  G11C7/1039 ,  G11C7/1078 ,  G11C7/1087 ,  G11C7/109 ,  G11C8/06 ,  G11C8/12 ,  G11C11/4093

摘要： A method includes: receiving first information in association with a first operation to be performed on at least one of multiple flash memory circuits; storing at least a portion of the first information; receiving second information in association with a second operation to be performed on at least one of the multiple flash memory circuits, in which the second operation is a read operation or a write operation; receiving data from the flash memory circuits based on at least the first information and storing the data in a buffer; and performing the second operation utilizing the stored portion of the first information in addition to the second information on the data in the buffer.

摘要翻译： 一种方法包括：与在多个快闪存储器电路中的至少一个执行的第一操作相关联地接收第一信息; 存储所述第一信息的至少一部分; 与第二操作相关联地接收第二信息，该第二操作将在多个快闪存储器电路中的至少一个执行，其中第二操作是读取操作或写入操作; 至少基于第一信息从快闪存储器电路接收数据并将数据存储在缓冲器中; 以及除了关于缓冲器中的数据的第二信息之外，利用第一信息的存储部分执行第二操作。

公开(公告)号：US20130103897A1

公开(公告)日：2013-04-25

申请号：US13620650

申请日：2012-09-14

申请人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

发明人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

IPC分类号： G06F12/00

CPC分类号： G06F12/0292 ,  G06F13/28 ,  G06F13/4243 ,  G11C11/406 ,  G11C11/40618 ,  G11C11/4093 ,  Y02D10/14 ,  Y02D10/151

摘要： A memory circuit system and method are provided. An interface circuit is capable of communication with a plurality of memory circuits and a system. In use, the interface circuit is operable to translate an address associated with a command communicated between the system and the memory circuits.

摘要翻译： 提供了一种存储器电路系统和方法。 接口电路能够与多个存储器电路和系统通信。 在使用中，接口电路可操作地转换与在系统和存储器电路之间传送的命令相关联的地址。

公开(公告)号：US20130007399A1

公开(公告)日：2013-01-03

申请号：US13615008

申请日：2012-09-13

申请人： Michael John Sebastian Smith ,  Daniel L. Rosenband ,  David T. Wang ,  Suresh Natarajan Rajan

发明人： Michael John Sebastian Smith ,  Daniel L. Rosenband ,  David T. Wang ,  Suresh Natarajan Rajan

IPC分类号： G06F12/00

CPC分类号： G06F1/08

摘要： A system and method are provided for adjusting the timing of signals associated with a memory system. A memory controller is provided. Additionally, at least one memory module is provided. Further, at least one interface circuit is provided, the interface circuit capable of adjusting timing of signals associated with one or more of the memory controller and the at least one memory module.

摘要翻译： 提供了一种用于调整与存储器系统相关联的信号的定时的系统和方法。 提供存储器控制器。 另外，提供至少一个存储器模块。 此外，提供至少一个接口电路，所述接口电路能够调整与所述存储器控制器和所述至少一个存储器模块中的一个或多个相关联的信号的定时。

公开(公告)号：US08340953B2

公开(公告)日：2012-12-25

申请号：US11553372

申请日：2006-10-26

申请人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

发明人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

IPC分类号： G06F17/50 ,  G06F13/00

CPC分类号： G11C11/406 ,  G11C7/10 ,  G11C11/40618

摘要： A system and method are provided including a component in communication with a plurality of memory circuits and a system. The component is operable to interface the memory circuits an the system for simulating at least one memory circuit with at least one aspect that is different from at least one aspect of at least one of the plurality of memory circuits. The component is further operable to perform a power saving operation.

摘要翻译： 提供了一种包括与多个存储器电路和系统通信的部件的系统和方法。 该组件可操作以使存储器电路和系统接口，用于模拟至少一个与至少一个存储器电路的至少一个方面不同的方面的存储器电路。 该部件进一步可操作以执行省电操作。

公开(公告)号：US08244971B2

公开(公告)日：2012-08-14

申请号：US11929636

申请日：2007-10-30

申请人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

发明人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

IPC分类号： G06F12/00 ,  G06F12/06 ,  G06F13/00 ,  G06F13/28 ,  G06F9/44 ,  G06F13/10 ,  G06F13/12 ,  G06F9/455 ,  G11C7/00 ,  G11C7/02

CPC分类号： G11C7/10 ,  G11C11/4063

摘要： A memory circuit system and method are provided in the context of various embodiments. In one embodiment, an interface circuit remains in communication with a plurality of memory circuits and a system. The interface circuit is operable to interface the memory circuits and the system for performing various functionality (e.g. power management, simulation/emulation, etc.).

摘要翻译： 在各种实施例的上下文中提供存储器电路系统和方法。 在一个实施例中，接口电路保持与多个存储器电路和系统通信。 接口电路可操作以将存储器电路和系统接口用于执行各种功能（例如电源管理，仿真/仿真等）。

公开(公告)号：US08122207B2

公开(公告)日：2012-02-21

申请号：US12816756

申请日：2010-06-16

申请人： Suresh Natarajan Rajan ,  Michael John Smith ,  David T. Wang

发明人： Suresh Natarajan Rajan ,  Michael John Smith ,  David T. Wang

IPC分类号： G06F12/08

CPC分类号： G06F17/5009 ,  G11C5/14 ,  G11C11/4074 ,  G11C11/4093

摘要： An apparatus and method are provided for communicating with a plurality of physical memory circuits. In use, at least one virtual memory circuit is simulated where at least one aspect (e.g. power-related aspect, etc.) of such virtual memory circuit(s) is different from at least one aspect of at least one of the physical memory circuits. Further, in various embodiments, such simulation may be carried out by a system (or component thereof), an interface circuit, etc.

摘要翻译： 提供了一种用于与多个物理存储器电路通信的装置和方法。 在使用中，模拟至少一个虚拟存储器电路，其中这种虚拟存储器电路的至少一个方面（例如，功率相关方面等）与至少一个物理存储器电路的至少一个方面不同 。 此外，在各种实施例中，这种模拟可以由系统（或其组件），接口电路等执行

公开(公告)号：US20120008436A1

公开(公告)日：2012-01-12

申请号：US13181716

申请日：2011-07-13

申请人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

发明人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

IPC分类号： G11C11/402

CPC分类号： G11C7/1072 ,  G06F13/4243 ,  G11C7/10 ,  G11C11/406 ,  G11C11/40618 ,  Y02D10/14 ,  Y02D10/151

摘要： A memory apparatus includes multiple memory circuits an interface circuit having one or more first components of a first type and one or more second components of a second type different from the first type, each of the one or more first components and second components being electrically couplable to a host system. The interface circuit is operable to present to the host system a simulated memory circuit where there is a difference in at least one aspect between the simulated memory circuit and at least one memory circuit of the plurality of memory circuits. The at least one aspect includes a timing that relates to a refresh operation latency, in which each memory circuit of the plurality of memory circuits is electrically coupled to at least one first component and to at least one second component.

摘要翻译： 存储器装置包括多个存储器电路，接口电路具有第一类型的一个或多个第一部件和不同于第一类型的第二类型的一个或多个第二部件，一个或多个第一部件和第二部件中的每一个都是电耦合的 到主机系统。 接口电路可操作以向主机系统呈现模拟存储器电路，其中模拟存储器电路与多个存储器电路中的至少一个存储器电路之间的至少一个方面存在差异。 至少一个方面包括与刷新操作等待时间相关的定时，其中多个存储器电路中的每个存储器电路电耦合到至少一个第一部件和至少一个第二部件。

公开(公告)号：US08090897B2

公开(公告)日：2012-01-03

申请号：US11762013

申请日：2007-06-12

申请人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

发明人： Suresh Natarajan Rajan ,  Keith R. Schakel ,  Michael John Sebastian Smith ,  David T. Wang ,  Frederick Daniel Weber

IPC分类号： G06F13/00

CPC分类号： G06F17/5009 ,  G06F2217/84 ,  G11C7/10 ,  G11C11/406 ,  G11C11/40618

摘要： A memory subsystem is provided including an interface circuit adapted for coupling with a plurality of memory circuits and a system. The interface circuit is operable to interface the memory circuits and the system for emulating at least one memory circuit with at least one aspect that is different from at least one aspect of at least one of the plurality of memory circuits. Such aspect includes a signal, a capacity, a timing, and/or a logical interface.

摘要翻译： 提供存储器子系统，其包括适于与多个存储器电路和系统耦合的接口电路。 接口电路可操作以使存储器电路和系统接口，用于仿真至少一个与至少一个存储器电路的至少一个方面不同的方面的存储器电路。 这种方面包括信号，容量，定时和/或逻辑接口。

公开(公告)号：US08060774B2

公开(公告)日：2011-11-15

申请号：US11763365

申请日：2007-06-14

申请人： Michael John Sebastian Smith ,  Suresh Natarajan Rajan

发明人： Michael John Sebastian Smith ,  Suresh Natarajan Rajan

IPC分类号： G06F11/00

CPC分类号： G06F12/00 ,  G01K13/00 ,  G06F11/1076 ,  G06F11/26 ,  G06F13/1668 ,  G06F15/7821 ,  G06F17/00 ,  G11C7/10 ,  G11C7/1012 ,  G11C7/1045 ,  G11C8/12 ,  G11C11/401 ,  G11C11/4076 ,  G11C11/4093 ,  G11C29/02 ,  G11C29/022 ,  G11C29/028 ,  G11C29/24 ,  G11C29/50 ,  G11C29/50012 ,  G11C2207/2254 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2924/15311

摘要： One embodiment of the present invention sets forth a memory module that includes at least one memory chip, and an intelligent chip coupled to the at least one memory chip and a memory controller, where the intelligent chip is configured to implement at least a part of a RAS feature. The disclosed architecture allows one or more RAS features to be implemented locally to the memory module using one or more intelligent register chips, one or more intelligent buffer chips, or some combination thereof. Such an approach not only increases the effectiveness of certain RAS features that were available in prior art systems, but also enables the implementation of certain RAS features that were not available in prior art systems.

摘要翻译： 本发明的一个实施例提出了一种存储器模块，其包括至少一个存储器芯片和耦合到所述至少一个存储器芯片和存储器控制器的智能芯片，其中智能芯片被配置为实现至少一部分 RAS功能。 所公开的架构允许使用一个或多个智能寄存器芯片，一个或多个智能缓冲器芯片或其某些组合在本地对存储器模块实现一个或多个RAS特征。 这种方法不仅增加了现有技术系统中可用的某些RAS特征的有效性，而且还使得能够实现在现有技术系统中不可用的某些RAS特征。