公开(公告)号：US20110213930A1

公开(公告)日：2011-09-01

申请号：US13067099

申请日：2011-05-09

申请人： Sung Chung Park ,  Jun Jin Kong ,  Young Hwan Lee ,  Dong Ku Kang

发明人： Sung Chung Park ,  Jun Jin Kong ,  Young Hwan Lee ,  Dong Ku Kang

IPC分类号： G06F12/08

CPC分类号： G11C11/5621 ,  G11C7/1006 ,  G11C29/00

摘要： A Multi-Level Cell (MLC) memory device and method thereof are provided. The example MLC memory device may be configured to perform data operations, and may include an MLC memory cell, a first coding device performing a first coding function, the first coding function being one of an encoding function and a decoding function, a second coding device performing a second coding function, the second coding function being one of an encoding function and a decoding function and a signal module configured to perform at least one of instructing the MLC memory cell to store data output by the second coding device if the first and second coding functions are encoding functions, and generating a demapped bit stream based on data retrieved from the MLC memory cell if the first and second coding functions are decoding functions.

摘要翻译： 提供了一种多级单元（MLC）存储器件及其方法。 示例MLC存储器件可以被配置为执行数据操作，并且可以包括MLC存储器单元，执行第一编码功能的第一编码装置，作为编码功能和解码功能之一的第一编码功能，第二编码装置 执行第二编码功能，所述第二编码功能是编码功能和解码功能之一;以及信号模块，被配置为执行指令所述MLC存储器单元存储由所述第二编码装置输出的数据中的至少一个，如果所述第一和第二编码功能 编码功能是编码功能，并且如果第一和第二编码功能是解码功能，则基于从MLC存储器单元检索的数据来生成解映射比特流。

公开(公告)号：US20110185267A1

公开(公告)日：2011-07-28

申请号：US13012304

申请日：2011-01-24

申请人： Ki-Jun LEE ,  Jun-Jin KONG ,  Hong-Rak SON ,  Hyung-June KIM ,  Dong-Joon SHIN ,  Sung-Han JUNG ,  Sung-Rae KIM

发明人： Ki-Jun LEE ,  Jun-Jin KONG ,  Hong-Rak SON ,  Hyung-June KIM ,  Dong-Joon SHIN ,  Sung-Han JUNG ,  Sung-Rae KIM

IPC分类号： G06F11/08 ,  G06F12/02

CPC分类号： H03M13/47 ,  H03M13/235 ,  H03M13/6362 ,  H03M13/6368 ,  H03M13/6375

摘要： An encoding device includes an encoder and a puncturing unit. The encoder generates parity bits based on information bits. The puncturing unit punctures the parity bits based on a puncturing pattern complying with a first criterion determining a period of the puncturing pattern and a second criterion determining positions of remaining parity bits.

摘要翻译： 编码装置包括编码器和穿孔单元。 编码器基于信息比特生成奇偶校验位。 删截单元根据确定打孔图案的周期的第一标准的删截图案和确定剩余奇偶校验位的位置的第二准则，对奇偶校验位进行穿刺。

公开(公告)号：US07962841B2

公开(公告)日：2011-06-14

申请号：US11592381

申请日：2006-11-03

申请人： Shi-Chang Rho ,  Jun Jin Kong

发明人： Shi-Chang Rho ,  Jun Jin Kong

IPC分类号： H03M13/03

CPC分类号： H03M13/4184 ,  H03M13/4169 ,  H03M13/6502

摘要： A majority voting Viterbi decoder includes a branch metric calculator (BMC) for measuring a difference between a received symbol and a reference symbol and outputting branch metrics from the difference; an add-compare-selection (ACS) unit for determining an optimal path using the branch metrics; a survival path memory unit for outputting decoded symbols by performing decoding based on the optimal path; and a majority voting unit for determining a final decoded symbol by performing majority voting for the decoded symbols output from the survival path memory unit. Accordingly, by adding the majority voting unit, a decoding depth can be reduced without the loss of an encoding gain required in a system, and by reducing the decoding depth, miniaturization is possible, power consumption can be reduced, and a processing delay in a memory can be minimized.

摘要翻译： 多数投票维特比解码器包括用于测量接收符号和参考符号之间的差分的分支度量计算器（BMC），并从差值输出分支度量; 加法比较选择（ACS）单元，用于使用所述分支度量确定最优路径; 存储路径存储单元，用于通过基于最优路径进行解码来输出解码符号; 以及多数投票单元，用于通过对从生存路径存储单元输出的解码符号执行多数投票来确定最终解码符号。 因此，通过添加多数投票单元，可以在不损失系统所需的编码增益的情况下减少解码深度，并且通过降低解码深度，可以实现小型化，能够降低功耗，并且可以减少处理延迟 记忆可以最小化。

公开(公告)号：US07957475B2

公开(公告)日：2011-06-07

申请号：US11704907

申请日：2007-02-12

申请人： Sung Chung Park ,  Yun Young Kim ,  Jun Jin Kong ,  Jae Ho Roh

发明人： Sung Chung Park ,  Yun Young Kim ,  Jun Jin Kong ,  Jae Ho Roh

IPC分类号： H04K1/10

CPC分类号： H04L27/2649 ,  H04L25/022 ,  H04L25/067 ,  H04L27/3416

摘要： A DCM demapper and a DCM demapping method are provided. The DCM demapper includes: a basic signal generation unit generating a plurality of basic signals using a signal and channel information of two subcarriers; a soft decision generation unit generating a plurality of soft decisions using the plurality of basic signals; and a soft decision selection unit selecting a soft decision corresponding to each bit of the two subcarriers among the generated soft decisions.

摘要翻译： 提供DCM解映射器和DCM解映射方法。 DCM解映射器包括：使用信号和两个子载波的信道信息生成多个基本信号的基本信号生成单元; 软判决生成单元，使用所述多个基本信号生成多个软判决; 以及软判决选择单元，在所生成的软决策中选择与所述两个子载波的每个比特相对应的软判决。

公开(公告)号：US20110038207A1

公开(公告)日：2011-02-17

申请号：US12856698

申请日：2010-08-16

申请人： Hee-seok Eun ,  Jong-han Kim ,  Jae-hong Kim ,  Dong-hyuk Chae ,  Seung-hwan Song ,  Han-woong Yoo ,  Jun-jin Kong ,  Young-hwan Lee ,  Kyoung-lae Cho ,  Yong-june Kim

发明人： Hee-seok Eun ,  Jong-han Kim ,  Jae-hong Kim ,  Dong-hyuk Chae ,  Seung-hwan Song ,  Han-woong Yoo ,  Jun-jin Kong ,  Young-hwan Lee ,  Kyoung-lae Cho ,  Yong-june Kim

IPC分类号： G11C16/04

CPC分类号： G11C11/5628 ,  G11C11/5642

摘要： The flash memory device includes a control logic circuit and a bit level conversion logic circuit. The control logic circuit programs first through Nth bits of data in a memory cell array of the N-bit MLC flash memory device or reads the first through Nth bits of the data from the memory cell array in response to one of a program command and a read command. The bit level conversion control logic circuit, after the first through Nth bits of the data are completely programmed or read, programs or reads an (N+1)th bit of the data in response to a control signal. The bit level conversion control logic circuit converts voltage levels of voltages, which are used for programming or reading the first through Nth bits of the data, to program or read for 2N cell distributions of 2N+1 cell distributions corresponding to the (N+1)th bit of the data and then programs or reads for other 2N cell distributions.

摘要翻译： 闪存器件包括控制逻辑电路和位电平转换逻辑电路。 控制逻辑电路对N位MLC闪速存储器件的存储单元阵列中的第一至第N位数据进行编程，或响应于程序命令和程序命令之一从存储单元阵列中读取数据的第一至第N位 读命令。 在数据的第一至第N位被完全编程或读取之后，位电平转换控制逻辑电路响应于控制信号编程或读取数据的第（N + 1）位。 位电平转换控制逻辑电路转换用于编程或读取数据的第一至第N位的电压电平，以对与第（N + 1）个对应的2N + 1个单元分布的2N个单元分布进行编程或读取 ）位，然后编程或读取其他2N个单元分布。

公开(公告)号：US20100332737A1

公开(公告)日：2010-12-30

申请号：US12780979

申请日：2010-05-17

申请人： Han-woong YOO ,  Jaehong KIM ,  Jun-jin KONG

发明人： Han-woong YOO ,  Jaehong KIM ,  Jun-jin KONG

IPC分类号： G06F12/00 ,  G06F12/02

CPC分类号： G06F12/0246 ,  G06F2212/1032 ,  G06F2212/7209

摘要： A flash memory preprocessing system comprises at least one flash memory device, a memory controller controlling program and read operations of the at least one flash memory device, and a flash preprocessor receiving program data from an external source, generating preprocessed data by converting the received program data, and outputting the preprocessed data to the memory controller. The memory controller controls the at least one flash memory device to perform a program operation on the at least one flash memory device according to the preprocessed data.

摘要翻译： 闪存预处理系统包括至少一个闪存器件，存储器控制器控制程序和至少一个闪速存储器件的读取操作，以及从外部源接收程序数据的闪速预处理器，通过转换所接收的程序来产生预处理数据 数据，并将预处理的数据输出到存储器控制器。 所述存储器控制器控制所述至少一个闪速存储器件，以根据所述预处理数据对所述至少一个闪存器件执行编程操作。

公开(公告)号：US07843727B2

公开(公告)日：2010-11-30

申请号：US12232138

申请日：2008-09-11

申请人： Kyoung Lae Cho ,  Donghun Yu ,  Yoon Dong Park ,  Jun Jin Kong ,  Jae Hong Kim ,  Heeseok Eun

发明人： Kyoung Lae Cho ,  Donghun Yu ,  Yoon Dong Park ,  Jun Jin Kong ,  Jae Hong Kim ,  Heeseok Eun

IPC分类号： G11C16/04

CPC分类号： G11C11/5642 ,  G11C16/3418 ,  G11C29/00

摘要： A memory device and a memory data reading method are provided. The memory device may include: a multi-bit cell array; a programming unit that stores N data pages in a memory page in the multi-bit cell array; and a control unit that divides the N data pages into a first group and second group, reads data of the first group from the memory page, and determines a scheme of reading data of the second group from the memory page based on the read data of the first group.

摘要翻译： 提供存储器件和存储器数据读取方法。 存储器件可以包括：多位单元阵列; 编程单元，其将N个数据页存储在多位单元阵列中的存储器页面中; 以及控制单元，其将N个数据页划分为第一组和第二组，从存储器页面读取第一组的数据，并且基于读取的数据确定从存储器页面读取第二组的数据的方案 第一组。

公开(公告)号：US20100296350A1

公开(公告)日：2010-11-25

申请号：US12774814

申请日：2010-05-06

申请人： Yong June KIM ,  Jae Hong KIM ,  Jun Jin KONG ,  Hong Rak SON ,  Seung-Hwan SONG

发明人： Yong June KIM ,  Jae Hong KIM ,  Jun Jin KONG ,  Hong Rak SON ,  Seung-Hwan SONG

IPC分类号： G11C7/06

CPC分类号： G11C11/5642 ,  G11C29/00 ,  G11C2211/5634

摘要： A method setting a read voltage to minimize data read errors in a semiconductor memory device including multi-bit memory cells. In the method, a read voltage associated with a minimal number of read data error is set based on a statistic value of a voltage distribution corresponding to each one of a plurality of voltage states.

摘要翻译： 一种设置读取电压以最小化包括多位存储器单元的半导体存储器件中的数据读取错误的方法。 在该方法中，基于与多个电压状态中的每一个相对应的电压分布的统计值来设置与最小数量的读取数据错误相关联的读取电压。

公开(公告)号：US20100251077A1

公开(公告)日：2010-09-30

申请号：US12729285

申请日：2010-03-23

申请人： Yong June Kim ,  Jae Hong Kim ,  Jun Jin Kong ,  Hong Rak Son

发明人： Yong June Kim ,  Jae Hong Kim ,  Jun Jin Kong ,  Hong Rak Son

IPC分类号： G06F12/02 ,  H03M13/05 ,  G06F11/10

CPC分类号： G06F11/1048

摘要： A storage device includes a controller unit and a memory cell array. The controller unit is for outputting data through a first data path or a second data path according to a property of externally supplied input data. The memory cell array includes a first memory and a second memory, and receives and stores the data from the controller unit output through the first and second data paths. The first memory has a different memory cell structure than the second memory.

摘要翻译： 存储装置包括控制器单元和存储单元阵列。 控制器单元用于根据外部提供的输入数据的属性通过第一数据路径或第二数据路径输出数据。 存储单元阵列包括第一存储器和第二存储器，并且通过第一和第二数据路径接收并存储来自控制器单元输出的数据。 第一存储器具有与第二存储器不同的存储单元结构。

公开(公告)号：US20100174959A1

公开(公告)日：2010-07-08

申请号：US12652768

申请日：2010-01-06

申请人： Jong-seon No ,  Beom-kyu Shin ,  Ho-sung Park ,  Yong-june Kim ,  Jae-hong Kim ,  Young-hwan Lee ,  Jun-jin Kong

发明人： Jong-seon No ,  Beom-kyu Shin ,  Ho-sung Park ,  Yong-june Kim ,  Jae-hong Kim ,  Young-hwan Lee ,  Jun-jin Kong

IPC分类号： H03M13/03 ,  G06F11/10

CPC分类号： H03M13/1111 ,  H03M13/1108 ,  H03M13/3707 ,  H03M13/451 ,  H03M13/458 ,  H04L1/0045 ,  H04L1/0057

摘要： A decoding method includes performing a first decoding method and performing a second decoding method when decoding of the first decoding method fails. The first decoding method includes updating multiple variable nodes and multiple check nodes using probability values of received data. The second decoding method includes selecting at least one variable node from among the multiple variable nodes; correcting probability values of data received in the selected at least one variable node; updating the variable nodes and the check nodes using the corrected probability values; and determining whether decoding of the second decoding method is successful.

摘要翻译： 解码方法包括当解码第一解码方法失败时执行第一解码方法并执行第二解码方法。 第一解码方法包括使用接收数据的概率值来更新多个可变节点和多个校验节点。 第二解码方法包括从多个可变节点中选择至少一个变量节点; 校正在所选择的至少一个可变节点中接收的数据的概率值; 使用校正的概率值更新变量节点和校验节点; 以及确定所述第二解码方法的解码是否成功。