公开(公告)号：US07073071B1

公开(公告)日：2006-07-04

申请号：US09540612

申请日：2000-03-31

申请人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

发明人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

IPC分类号： G06F11/30 ,  G06F12/14 ,  H04L9/32

CPC分类号： H04L9/3236 ,  H04L2209/60 ,  H04L2209/80

摘要： Briefly, one embodiment of a platform for generating and utilizing a protected audit log is described. The platform comprises a system memory and a memory to contain an audit log. The audit log includes a plurality of single-write, multiple read entries. At least one of the entries of the audit log includes stored data integrity information loaded into the system memory during its power cycle.

摘要翻译： 简而言之，描述了用于生成和利用受保护的审计日志的平台的一个实施例。 该平台包括一个系统内存和一个包含审核日志的内存。 审计日志包括多个单写，多个读入条目。 审计日志的至少一个条目包括在其电源循环期间加载到系统存储器中的存储的数据完整性信息。

公开(公告)号：US07013484B1

公开(公告)日：2006-03-14

申请号：US09540613

申请日：2000-03-31

申请人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

发明人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

IPC分类号： G06F12/15

CPC分类号： G06F12/1491

摘要： A chipset is initialized in a secure environment for an isolated execution mode by an initialization storage. The secure environment has a plurality of executive entities and is associated with an isolated memory area accessible by at least one processor. The at least one processor has a plurality of threads and operates in one of a normal execution mode and the isolated execution mode. The executive entities include a processor executive (PE) handler. PE handler data corresponding to the PE handler are stored in a PE handler storage. The PE handler data include a PE handler image to be loaded into the isolated memory area after the chipset is initialized. The loaded PE handler image corresponds to the PE handler.

摘要翻译： 芯片组通过初始化存储器在安全环境中被初始化为孤立的执行模式。 安全环境具有多个执行实体，并且与由至少一个处理器可访问的隔离存储器区域相关联。 所述至少一个处理器具有多个线程并且在正常执行模式和所述隔离执行模式之一中操作。 执行实体包括处理器执行（PE）处理程序。 对应于PE处理程序的PE处理程序数据存储在PE处理程序存储器中。 PE处理程序数据包括在芯片组初始化之后要加载到隔离存储器区域中的PE处理程序图像。 加载的PE处理程序图像对应于PE处理程序。

公开(公告)号：US07013481B1

公开(公告)日：2006-03-14

申请号：US09541667

申请日：2000-03-31

申请人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

发明人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

IPC分类号： G06F11/30

CPC分类号： G06F12/1491 ,  G06F21/57 ,  G06F2221/2105

摘要： In an embodiment of the present invention, a technique is provided for remote attestation. An interface maps a device via a bus to an address space of a chipset in a secure environment for an isolated execution mode. The secure environment is associated with an isolated memory area accessible by at least one processor. The at least one processor operates in one of a normal execution mode and the isolated execution mode. A communication storage corresponding to the address space allows the device to exchange security information with the at least one processor in the isolated execution mode in a remote attestation.

摘要翻译： 在本发明的实施例中，提供了用于远程证明的技术。 接口将设备通过总线映射到安全环境中的芯片组的地址空间，用于隔离执行模式。 安全环境与由至少一个处理器可访问的隔离存储器区域相关联。 所述至少一个处理器以正常执行模式和隔离执行模式之一进行操作。 对应于地址空间的通信存储器允许设备在远程证明中以隔离执行模式与至少一个处理器交换安全信息。

公开(公告)号：US06996710B1

公开(公告)日：2006-02-07

申请号：US09538951

申请日：2000-03-31

申请人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

发明人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

IPC分类号： H04L9/00

CPC分类号： H04L9/3263 ,  H04L9/0861 ,  H04L9/3271 ,  H04L2209/12

摘要： In one embodiment, a method for certifying an attestation key comprises generating a remote attestation key pair within a platform and producing a certificate. The certificate includes a public attestation key to attest that a private attestation key, corresponding to the public attestation key, is stored in hardware-protected memory.

摘要翻译： 在一个实施例中，用于证明认证密钥的方法包括在平台内生成远程认证密钥对并产生证书。 证书包括公开证明密钥，证明对应于公共认证密钥的私有认证密钥存储在硬件保护的存储器中。

公开(公告)号：US06934817B2

公开(公告)日：2005-08-23

申请号：US10683542

申请日：2003-10-10

申请人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

发明人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

IPC分类号： G06F12/14

CPC分类号： G06F12/1491 ,  G06F12/1441

摘要： The present invention provides a method, apparatus, and system for controlling memory accesses to multiple memory zones in an isolated execution environment. A processor having a normal execution mode and an isolated execution mode generates an access transaction. The access transaction is configured using a configuration storage that stores configuration settings. The configuration settings include a plurality of subsystem memory range settings defining memory zones. The access transaction also includes access information. A multi-memory zone access checking circuit, coupled to the configuration storage, checks the access transaction using at least one of the configuration settings and the access information. The multi-memory zone access checking circuit generates an access grant signal if the access transaction is valid.

摘要翻译： 本发明提供一种用于控制在隔离执行环境中对多个存储区的存储器访问的方法，装置和系统。 具有正常执行模式和隔离执行模式的处理器生成访问事务。 访问事务使用存储配置设置的配置存储进行配置。 配置设置包括定义存储器区域的多个子系统存储器范围设置。 访问事务还包括访问信息。 耦合到配置存储器的多存储器区域访问检查电路使用配置设置和访问信息中的至少一个来检查访问事务。 如果访问事务有效，则多存储区访问检查电路产生访问授权信号。

公开(公告)号：US06925553B2

公开(公告)日：2005-08-02

申请号：US10689291

申请日：2003-10-20

申请人： Patrice Roussel ,  Glenn J. Hinton ,  Shreekant S. Thakkar ,  Brent R. Boswell ,  Karol F. Menezes

发明人： Patrice Roussel ,  Glenn J. Hinton ,  Shreekant S. Thakkar ,  Brent R. Boswell ,  Karol F. Menezes

IPC分类号： G06F9/302 ,  G06F15/00

CPC分类号： G06F9/30014 ,  G06F9/30036 ,  G06F9/3826 ,  G06F9/3828 ,  G06F9/3875 ,  G06F9/3885

摘要： A method and apparatus are disclosed for staggering execution of an instruction. According to one embodiment of the invention, a macro instruction specifying an operation, and specifying a first and a second data operand in first and second registers, respectively, is received. The macro instruction is then split into a first micro instruction and a second micro instruction, the first micro instruction specifying the operation on a first corresponding segment including a first portion of the first data operand and a first portion of the second data operand, and the second micro instruction specifying the operation on a second corresponding segment including a second portion of the first data operand and a second portion of the second data operand. The first and second micro instructions are then executed.

摘要翻译： 公开了一种用于交错执行指令的方法和装置。 根据本发明的一个实施例，接收指定操作并分别在第一和第二寄存器中指定第一和第二数据操作数的宏指令。 然后，宏指令被分割成第一微指令和第二微指令，第一微指令指定在包括第一数据操作数的第一部分和第二数据操作数的第一部分的第一对应段上的操作，以及 指定在包括第一数据操作数的第二部分和第二数据操作数的第二部分的第二对应段上的操作的第二微指令。 然后执行第一和第二微指令。

公开(公告)号：US06633963B1

公开(公告)日：2003-10-14

申请号：US09618489

申请日：2000-07-18

申请人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

发明人： Carl M. Ellison ,  Roger A. Golliver ,  Howard C. Herbert ,  Derrick C. Lin ,  Francis X. McKeen ,  Gilbert Neiger ,  Ken Reneris ,  James A. Sutton ,  Shreekant S. Thakkar ,  Millind Mittal

IPC分类号： G06F1206

CPC分类号： G06F12/1491 ,  G06F12/1441

摘要： A processor having a normal execution mode and an isolated execution mode generates an access transaction. The access transaction is configured using a configuration storage that stores configuration settings. The configuration settings include a plurality of subsystem memory range settings defining memory zones. The access transaction also includes access information. A multi-memory zone access checking circuit, coupled to the configuration storage, checks the access transaction using at least one of the configuration settings and the access information. The multi-memory zone access checking circuit generates an access grant signal if the access transaction is valid.

摘要翻译： 具有正常执行模式和隔离执行模式的处理器生成访问事务。 访问事务使用存储配置设置的配置存储进行配置。 配置设置包括定义存储器区域的多个子系统存储器范围设置。 访问事务还包括访问信息。 耦合到配置存储器的多存储器区域访问检查电路使用配置设置和访问信息中的至少一个来检查访问事务。 如果访问事务有效，则多存储区访问检查电路生成访问许可信号。

公开(公告)号：US06230257B1

公开(公告)日：2001-05-08

申请号：US09053004

申请日：1998-03-31

申请人： Patrice Roussel ,  Glenn J. Hinton ,  Shreekant S. Thakkar ,  Brent R. Boswell ,  Karol F. Menezes

发明人： Patrice Roussel ,  Glenn J. Hinton ,  Shreekant S. Thakkar ,  Brent R. Boswell ,  Karol F. Menezes

IPC分类号： G06F738

CPC分类号： G06F9/30014 ,  G06F9/30036 ,  G06F9/3826 ,  G06F9/3828 ,  G06F9/3875 ,  G06F9/3885

摘要： A method and apparatus are disclosed for staggering execution of an instruction. According to one embodiment of the invention, a single macro instruction is received wherein the single macro instruction specifies at least two logical registers and wherein the two logical registers respectively store a first and second packed data operands having corresponding data elements. An operation specified by the single macro instruction is then performed independently on a first and second plurality of the corresponding data elements from said first and second packed data operands at different times using the same circuit to independently generate a first and second plurality of resulting data elements. The first and second plurality of resulting data elements are stored in a single logical register as a third packed data operand.

摘要翻译： 公开了一种用于交错执行指令的方法和装置。 根据本发明的一个实施例，接收单个宏指令，其中单个宏指令指定至少两个逻辑寄存器，并且其中两个逻辑寄存器分别存储具有相应数据元素的第一和第二压缩数据操作数。 然后，使用相同电路，在来自所述第一和第二打包数据操作数的第一和第二多个相应数据元素上独立地执行由单个宏指令指定的操作，以独立地生成第一和第二多个结果数据元素 。 第一和第二多个结果数据元素作为第三打包数据操作数存储在单个逻辑寄存器中。

公开(公告)号：US06211892B1

公开(公告)日：2001-04-03

申请号：US09053389

申请日：1998-03-31

申请人： Thomas Huff ,  Shreekant S. Thakkar

发明人： Thomas Huff ,  Shreekant S. Thakkar

IPC分类号： G06T1522

CPC分类号： G06T15/005

摘要： An apparatus and method for performing an intra-add operation on packed data using computer-implemented steps is described. A processor is coupled to a hardware unit which transmits data representing graphics to another computer or display. A storage device coupled to the processor, has stored therein a routine, which, when executed by the processor, causes the processor to generate the data. The routine causes the processor to at least access a first packed data operand having at least one pair of data elements; swap positions of the data elements within the at least one pair of data elements to generate a second packed data operand, add data elements starting at the same bit positions from the first and second packed data operands to generate a third packed data operand.

摘要翻译： 描述了使用计算机实现的步骤对打包数据执行加入内操作的装置和方法。 处理器耦合到将表示图形的数据传送到另一计算机或显示器的硬件单元。 耦合到处理器的存储设备，其中存储有例程，当由处理器执行时，处理器产生数据。 该例程使处理器至少访问具有至少一对数据元素的第一打包数据操作数; 在所述至少一对数据元素内的所述数据元素的交换位置以产生第二打包数据操作数，从所述第一和第二打包数据操作数添加从相同位位置开始的数据元素，以生成第三打包数据操作数。

公开(公告)号：US06185670B2

公开(公告)日：2001-02-06

申请号：US09170136

申请日：1998-10-12

申请人： Thomas R. Huff ,  Shreekant S. Thakkar ,  Roger A. Golliver

发明人： Thomas R. Huff ,  Shreekant S. Thakkar ,  Roger A. Golliver

IPC分类号： G06F1500

CPC分类号： G06F9/30032 ,  G06F9/30021 ,  G06F9/30145 ,  G06F9/30167

摘要： A method and apparatus for reducing the number of opcodes required in a computer architecture using an operation class code and an operation selector code. A processor contains a fetch unit which fetches instructions to be executed by the processor. An instruction may conform to an instruction format which includes a number of fields that specify an operation class code, an operation selector code, and one or more operands. The processor also contains a decoder which uses the operation class code to generate a single execution flow that is capable of executing a class of similar operations. The single execution flow, in the form of execution control information, is sent to an execution unit along with the associated operands. The operation selector code is also passed to the execution unit. The execution unit performs the specific operation identified by the operation selector code and execution control information.

摘要翻译： 一种用于减少使用操作类代码和操作选择器代码的计算机体系结构中所需的操作码数量的方法和装置。 一个处理器包含一个提取单元，它提取要由处理器执行的指令。 指令可以符合包括指定操作类代码，操作选择器代码和一个或多个操作数的多个字段的指令格式。 该处理器还包含一个解码器，它使用操作类代码来生成能够执行类似操作类的单个执行流。 执行控制信息形式的单个执行流程与关联的操作数一起发送到执行单元。 操作选择器代码也被传递给执行单元。 执行单元执行由操作选择器代码和执行控制信息识别的特定操作。