公开(公告)号：US20120106949A1

公开(公告)日：2012-05-03

申请号：US13018548

申请日：2011-02-01

申请人： Jin-Kuan Tang ,  Jiin Lai

发明人： Jin-Kuan Tang ,  Jiin Lai

IPC分类号： H04B10/08

CPC分类号： H04B10/40

摘要： An optical transceiver module adapted to a link device includes a connection unit, a driving unit and optical transmitting and receiving units. The connection unit, to be coupled with the link device, includes an indicating element for generating an indicating signal when the connection unit is coupled with the link device. The driving unit, coupled with the connection unit, receives the indicating signal and outputs a control signal according to the indicating signal. The optical transmitting unit, coupled with the driving unit, receives the control signal for driving the optical transmitting unit to output a first optical signal. The optical receiving unit, coupled with the driving unit, transmits a received second optical signal to the driving unit. An optical transmission device using the optical transceiver module, and an optical transmission method are also disclosed. A link training sequence can be initiated after the connection unit is actually coupled with the link device. Thus, a host cannot enter a disable mode due to error connection.

摘要翻译： 适于链接装置的光收发模块包括连接单元，驱动单元和光发射和接收单元。 要与链接装置耦合的连接单元包括用于当连接单元与链接装置耦合时产生指示信号的指示元件。 与连接单元耦合的驱动单元接收指示信号，并根据指示信号输出控制信号。 与驱动单元耦合的光发送单元接收用于驱动光发送单元的控制信号以输出第一光信号。 光接收单元与驱动单元耦合，将接收到的第二光信号发送到驱动单元。 还公开了使用光收发模块的光传输装置和光传输方法。 链路训练序列可以在连接单元实际上与链路设备耦合之后启动。 因此，由于错误连接，主机无法进入禁用模式。

公开(公告)号：US20110119557A1

公开(公告)日：2011-05-19

申请号：US12872526

申请日：2010-08-31

申请人： Xingchen Chen ,  Jiin Lai ,  Di Dai ,  Shanna Pang

发明人： Xingchen Chen ,  Jiin Lai ,  Di Dai ,  Shanna Pang

IPC分类号： G06F11/08 ,  G06F13/28

CPC分类号： G06F13/28

摘要： A data transmission method for a universal serial bus (USB) host controller is provided. First, input data is received. A cyclic redundancy check (CRC) result of the input data is calculated, and, simultaneously, the input data is transmitted to a system memory of a host. Then, it is determined whether the input data is the last input data of a data packet. When it is determined that the input data is the last input data of the data packet, the CRC result of the last input data of the data packet is calculated. Thus, the CRC result of the data packet is accumulated. The accumulated CRC result is combined with the last input data, and transmitted the combination to the system memory of the host.

摘要翻译： 提供了一种用于通用串行总线（USB）主机控制器的数据传输方法。 首先，接收输入数据。 计算输入数据的循环冗余校验（CRC）结果，同时将输入数据发送到主机的系统存储器。 然后，确定输入数据是否是数据分组的最后输入数据。 当确定输入数据是数据分组的最后输入数据时，计算数据分组的最后输入数据的CRC结果。 因此，累积了数据分组的CRC结果。 累积CRC结果与最后一个输入数据组合，并将组合传输到主机的系统存储器。

公开(公告)号：US07782313B2

公开(公告)日：2010-08-24

申请号：US11554787

申请日：2006-10-31

申请人： Ruei-Ling Lin ,  Jiin Lai ,  Win Sheng-Cheng

发明人： Ruei-Ling Lin ,  Jiin Lai ,  Win Sheng-Cheng

IPC分类号： G09G5/36 ,  G06F1/00

CPC分类号： G09G5/00 ,  G09G2330/022

摘要： Included are systems and methods for reducing power consumption in a computer system. At least one embodiment of a method, among others, includes processing data in a normal mode, receiving an indication of a transition into an idle mode, capturing at least one frame of display data, and transmitting the captured frame of display data for display during idle mode.

摘要翻译： 包括用于降低计算机系统功耗的系统和方法。 方法的至少一个实施例包括在正常模式下处理数据，接收转换到空闲模式的指示，捕获至少一帧显示数据，以及发送所捕获的显示数据帧以便在 空闲模式

公开(公告)号：US07757031B2

公开(公告)日：2010-07-13

申请号：US11876579

申请日：2007-10-22

申请人： Ruei-Ling Lin ,  Jiin Lai

发明人： Ruei-Ling Lin ,  Jiin Lai

IPC分类号： G06F13/36 ,  G06F13/00 ,  G06F7/38

CPC分类号： G06F13/4217

摘要： A data transmission coordinating method is used between a central processing unit and a bridge chip of a computer system. By entering the computer system into a coordinating state, the data transmission coordinating method is executed. The bridge chip and the CPU are informed of maximum bit numbers of each other for data transmission therebetween via the front side bus. Then, a commonly operable maximum bit number for data transmission between the CPU and the bridge chip can be coordinated according to the first and second maximum bit numbers. Once the commonly operable maximum bit number is determined, the CPU is reset to operate with the commonly operable maximum bit number. The maximum bit numbers are those of bus transmission width or bus transmission speed.

摘要翻译： 在计算机系统的中央处理单元和桥接芯片之间使用数据传输协调方法。 通过将计算机系统进入协调状态，执行数据传输协调方法。 通过桥芯片和CPU通过相互之间的最大位数，以经由前端总线进行数据传输。 然后，可以根据第一和第二最大比特数来协调CPU和桥接芯片之间用于数据传输的通用可操作的最大比特数。 一旦确定了通用可操作的最大位数，则CPU被复位以通常可操作的最大位数进行操作。 最大位数是总线传输宽度或总线传输速度。

公开(公告)号：US20100064158A1

公开(公告)日：2010-03-11

申请号：US12358412

申请日：2009-01-23

申请人： Jiin Lai ,  Chung-Che Wu

发明人： Jiin Lai ,  Chung-Che Wu

IPC分类号： G06F1/32

CPC分类号： G06F1/3203 ,  G06F1/3275 ,  Y02D10/13 ,  Y02D10/14

摘要： Resuming from a sleep state. A request may received to resume operation of a computer system from a sleep state to an executing state. A restoring process may be initiated to restore the computer system to an executing state. The restoring process may include loading information from a nonvolatile memory medium to a computer system memory medium. A request may be received from a processor of the computer system to access the computer system memory medium. The request may require access to a portion of the computer system memory medium in the executing state, and may be received prior to completion of the restoring process. It may be determined if the portion of the computer system memory medium has been restored. If the portion of the computer system memory medium has not been restored, the portion of the computer system memory medium may be restored from the nonvolatile memory medium ahead of other portions in the restoring process.

摘要翻译： 从睡眠状态恢复。 可以接收请求以恢复计算机系统从睡眠状态到执行状态的操作。 可以启动恢复过程以将计算机系统恢复到执行状态。 恢复过程可以包括将信息从非易失性存储介质加载到计算机系统存储介质。 可以从计算机系统的处理器接收请求以访问计算机系统存储介质。 该请求可能需要访问处于执行状态的计算机系统存储介质的一部分，并且可以在恢复处理完成之前被接收。 可以确定计算机系统存储介质的部分是否已被恢复。 如果计算机系统存储介质的部分尚未被恢复，那么计算机系统存储介质的该部分可以在恢复过程中的其它部分之前从非易失性存储介质中恢复。

公开(公告)号：US07472232B2

公开(公告)日：2008-12-30

申请号：US11162407

申请日：2005-09-09

申请人： Andrew Su ,  Jiin Lai ,  Chad Tsai

发明人： Andrew Su ,  Jiin Lai ,  Chad Tsai

IPC分类号： G06F12/00

CPC分类号： G06F13/404

摘要： Method and related apparatus for internal data accessing of a computer system. In a computer system, a peripheral can issue accessing requests for system memory space with or without snooping the central processing unit (CPU). While serving a peripheral of single virtual channel utilizing a chipset supporting multiple virtual channels, the present invention assigns accessing requests to different processing queues according to their snooping/non-snooping attributes, such that reading/non-snooping requests are directly routed to a system memory. Also responses from system memory and CPU are buffered in the chipset respectively by utilizing buffer resources of different virtual channels. And by applying accessing routing dispatch, data accessing efficiency can be increased.

摘要翻译： 用于计算机系统的内部数据访问的方法和相关装置。 在计算机系统中，外设可以通过或不侦听中央处理单元（CPU）来发出对系统内存空间的访问请求。 在使用支持多个虚拟通道的芯片组服务于单个虚拟信道的外设的同时，本发明根据其窥探/非窥探属性将访问请求分配给不同的处理队列，使得读取/非窥探请求被直接路由到系统 记忆。 还通过利用不同虚拟通道的缓冲资源，分别在芯片组中缓冲来自系统存储器和CPU的响应。 通过应用访问路由调度，可以提高数据访问效率。

公开(公告)号：US20070106826A1

公开(公告)日：2007-05-10

申请号：US11267498

申请日：2005-11-07

申请人： Peter Chia ,  Chad Tsai ,  Jiin Lai ,  Edward Su ,  Chih-Kuo Kao

发明人： Peter Chia ,  Chad Tsai ,  Jiin Lai ,  Edward Su ,  Chih-Kuo Kao

IPC分类号： G06F13/36

CPC分类号： G06F13/36

摘要： The present computing system using PCI-E architecture includes at least one first PCI-E port, a first port-arbiter, a first URD logic, a microprocessor, a DARD logic and a device arbiter. The first port-arbiter receives a data from the first PCI-E port. The first URD logic is coupled to said first port-arbiter. The first URD logic includes an onboard range table and a PCI-E device range table for detecting the data of onboard access or peer-to-peer access. The microprocessor receives and processes the data from the first URD logic for said onboard access. The DARD logic receives the data from the microprocessor. The DARD logic decodes a device range of a downstream request of the data. The device arbiter is coupled to the DARD logic and the first URD logic for dispatching the data to one of the first PCI-E port.

摘要翻译： 使用PCI-E架构的本计算系统包括至少一个第一PCI-E端口，第一端口仲裁​​器，第一URD逻辑，微处理器，DARD逻辑和设备仲裁器。 第一个端口仲裁器从第一个PCI-E端口接收数据。 第一URD逻辑耦合到所述第一端口仲裁​​器。 第一个URD逻辑包括板载范围表和PCI-E设备范围表，用于检测板上访问或对等访问的数据。 微处理器接收并处理来自用于所述板载存取的第一URD逻辑的数据。 DARD逻辑从微处理器接收数据。 DARD逻辑解码数据的下游请求的设备范围。 设备仲裁器耦合到DARD逻辑和第一个URD逻辑，用于将数据分配到第一个PCI-E端口之一。

公开(公告)号：US20070011390A1

公开(公告)日：2007-01-11

申请号：US11531282

申请日：2006-09-13

申请人： Jiin Lai ,  Chad Tsai ,  Ju Zhang ,  Andrew Chuang ,  Andrew Su

发明人： Jiin Lai ,  Chad Tsai ,  Ju Zhang ,  Andrew Chuang ,  Andrew Su

IPC分类号： G06F13/20

CPC分类号： G06F13/385

摘要： A method and related apparatus used for controlling a peripheral device to transfer data to a bus. The peripheral device has a bus interface circuit and a controller. The method includes storing data outputted from the controller into a first storage block of the bus interface circuit, utilizing the bus interface circuit to simultaneously control the first storage block to output its stored data to the bus and control a second storage block of the bus interface circuit to store data outputted from the controller, and utilizing the bus interface circuit to control the second storage block to output its stored data to the bus.

摘要翻译： 一种用于控制外围设备将数据传送到总线的方法和相关装置。 外围设备具有总线接口电路和控制器。 该方法包括将从控制器输出的数据存储到总线接口电路的第一存储块中，利用总线接口电路同时控制第一存储块以将其存储的数据输出到总线并控制总线接口的第二存储块 存储从控制器输出的数据的电路，利用总线接口电路来控制第二存储块，将其存储的数据输出到总线。

公开(公告)号：US07124214B2

公开(公告)日：2006-10-17

申请号：US10707806

申请日：2004-01-14

申请人： Jiin Lai ,  Chad Tsai ,  Ju Zhang ,  Andrew Chuang ,  Andrew Su

发明人： Jiin Lai ,  Chad Tsai ,  Ju Zhang ,  Andrew Chuang ,  Andrew Su

IPC分类号： G06F3/00

CPC分类号： G06F13/385

摘要： A method and related apparatus used for controlling a peripheral device to transfer data to a bus. The peripheral device has a bus interface circuit and a controller. The method includes storing data outputted from the controller into a first storage block of the bus interface circuit, utilizing the bus interface circuit to simultaneously control the first storage block to output its stored data to the bus and control a second storage block of the bus interface circuit to store data outputted from the controller, and utilizing the bus interface circuit to control the second storage block to output its stored data to the bus.

摘要翻译： 一种用于控制外围设备将数据传送到总线的方法和相关装置。 外围设备具有总线接口电路和控制器。 该方法包括将从控制器输出的数据存储到总线接口电路的第一存储块中，利用总线接口电路同时控制第一存储块以将其存储的数据输出到总线并控制总线接口的第二存储块 存储从控制器输出的数据的电路，利用总线接口电路来控制第二存储块，将其存储的数据输出到总线。

公开(公告)号：US20060174151A1

公开(公告)日：2006-08-03

申请号：US11048191

申请日：2005-02-01

申请人： Ruei-Ling Lin ,  Jiin Lai ,  Hung-Yi Kuo

发明人： Ruei-Ling Lin ,  Jiin Lai ,  Hung-Yi Kuo

IPC分类号： G06F1/26 ,  G06F1/06

CPC分类号： G06F1/3203 ,  G06F1/324 ,  G06F1/3243 ,  G06F1/3296 ,  Y02D10/126 ,  Y02D10/152 ,  Y02D10/172

摘要： A core logic coupled to a main memory of a computer, comprising an analyzer and a power management unit. The analyzer monitors access request traffic load of main memory. The power management unit employs various power performance trade-off activities with the knowledge of the monitored traffic load according to the state machine.

摘要翻译： 耦合到计算机的主存储器的核心逻辑，包括分析器和电源管理单元。 分析仪监控主存储器的访问请求流量负载。 电力管理单元根据状态机采用各种电力性能权衡活动，了解监控的业务负载。