公开(公告)号：US06330639B1

公开(公告)日：2001-12-11

申请号：US09342347

申请日：1999-06-29

申请人： Blaise B. Fanning ,  Jeffrey R. Wilcox ,  Khong S. Foo

发明人： Blaise B. Fanning ,  Jeffrey R. Wilcox ,  Khong S. Foo

IPC分类号： G06F132

CPC分类号： G06F1/3275 ,  G06F1/206 ,  G06F1/3203 ,  Y02D10/14 ,  Y02D10/16

摘要： The present invention provides a method, apparatus, and system for dynamically changing the sizes of power-control pools that are used to control the power consumption levels of memory devices. In one embodiment, a request to change the sizes of the memory power-control pools is received. In response to receiving the request to change the sizes of the memory power-control pools, the memory devices are placed in a specific operating mode or power state after being refreshed in a periodic refresh cycle. In response to a signal indicating that all memory devices have been placed in the specific operating mode, powercontrol pools are resized according to pool size values corresponding to the request received.

摘要翻译： 本发明提供一种用于动态地改变用于控制存储器件的功耗级别的功率控制池的大小的方法，装置和系统。 在一个实施例中，接收到改变存储器功率控制池的大小的请求。 响应于接收到改变存储器功率控制池的大小的请求，存储器件在周期性刷新周期中被刷新之后被置于特定的工作模式或功率状态。 响应于指示所有存储器件已经被置于特定操作模式的信号，功率控制池根据与所接收的请求对应的池大小值来调整大小。

公开(公告)号：US06918001B2

公开(公告)日：2005-07-12

申请号：US10039302

申请日：2002-01-02

申请人： Blaise B. Fanning

发明人： Blaise B. Fanning

IPC分类号： G06F13/00 ,  G06F13/14 ,  G06F13/40

CPC分类号： G06F13/4022

摘要： A bus architecture arrangement is provided. Embodiments provide for a point-to-point protocol of a bused system, such as a processor-based system. Further embodiments may comprise a dynamically configurable point-to-point communication array with connectors and/or translators to couple hub devices with endpoint devices. Some of the connectors and/or translators may inductively or magnetically couple endpoint devices to and decouple endpoint devices from point-to-point communication media to facilitate efficient use of a point-to-point communication array.

摘要翻译： 提供总线架构布置。 实施例提供了诸如基于处理器的系统之类的系统的点到点协议。 其他实施例可以包括具有连接器和/或转换器的可动态配置的点对点通信阵列，以将集线器设备与端点设备耦合。 连接器和/或转换器中的一些可以将端点设备感应地或磁耦合地耦合到点对点通信介质上的端点设备和从点对点通信介质去耦端点设备，以便有效利用点到点通信阵列。

公开(公告)号：US06684311B2

公开(公告)日：2004-01-27

申请号：US09886131

申请日：2001-06-22

申请人： Blaise B. Fanning

发明人： Blaise B. Fanning

IPC分类号： G06F1208

CPC分类号： G06F13/161

摘要： A RDRAM memory controller is provided to couple to a channel that is further coupled to a first RDRAM device and a second RDRAM device. The memory controller may include a command queue to store a plurality of commands and scheduling logic to schedule the plurality of commands to shift from the command queue based on a clock signal. Delaying logic may be provided to delay at least one command after the command shifts from the command queue. The delaying logic may include a plurality of multiplexors and a delay register coupled to outputs of the command queue.

摘要翻译： 提供RDRAM存储器控制器以耦合到进一步耦合到第一RDRAM设备和第二RDRAM设备的通道。 存储器控制器可以包括用于存储多个命令和调度逻辑的命令队列，以根据时钟信号调度多个命令从命令队列移位。 可以提供延迟逻辑以在命令从命令队列移位之后延迟至少一个命令。 延迟逻辑可以包括耦合到命令队列的输出的多个多路复用器和延迟寄存器。

公开(公告)号：US06650586B1

公开(公告)日：2003-11-18

申请号：US09606365

申请日：2000-06-28

申请人： Blaise B. Fanning

发明人： Blaise B. Fanning

IPC分类号： G11C700

CPC分类号： G11C11/4087 ,  G11C11/406

摘要： A circuit comprising a first register and a second register to store the first and second status of the plurality of memory banks. Also, the circuit comprises a logic and an encoder circuit. The logic is coupled to the first and second registers and generates a third status of the plurality of memory banks based on the first and second status. The encoder coupled to the logic generates a refresh request in response to the third status of the plurality of memory banks.

摘要翻译： 一种包括第一寄存器和第二寄存器的电路，用于存储多个存储体的第一和第二状态。 此外，电路包括逻辑电路和编码器电路。 逻辑耦合到第一和第二寄存器，并且基于第一和第二状态产生多个存储体的第三状态。 耦合到逻辑的编码器响应于多个存储体的第三状态产生刷新请求。

公开(公告)号：US06496894B1

公开(公告)日：2002-12-17

申请号：US09421447

申请日：1999-10-19

申请人： Blaise B. Fanning

发明人： Blaise B. Fanning

IPC分类号： G06F1334

CPC分类号： G06F13/387

摘要： A method and apparatus of enforcing a connection policy of a system controller is disclosed. In one embodiment, the method and apparatus monitor multiple distinct device identifications on a bus connected to the system controller. When more than a threshold number of the device identifications have been identified on the bus, the method and apparatus proceed to disable the system controller.

摘要翻译： 公开了一种执行系统控制器的连接策略的方法和装置。 在一个实施例中，该方法和装置在连接到系统控制器的总线上监视多个不同的设备标识。 当在总线上识别出超过阈值数量的设备标识时，方法和设备将继续禁用系统控制器。

公开(公告)号：US07213107B2

公开(公告)日：2007-05-01

申请号：US10750148

申请日：2003-12-31

申请人： Blaise B. Fanning

发明人： Blaise B. Fanning

IPC分类号： G06F12/06

CPC分类号： G06F12/0842

摘要： A method and apparatus for a dedicated cache memory are described. Under an embodiment of the invention, a cache memory includes a general-purpose sector and a dedicated sector. The general-purpose sector is to be used for general computer operations. The dedicated sector is to be dedicated to use for a first computer process.

摘要翻译： 描述专用高速缓冲存储器的方法和装置。 在本发明的一个实施例中，高速缓冲存储器包括通用扇区和专用扇区。 通用部门将用于通用计算机操作。 专门的部门将专门用于第一个计算机进程。

公开(公告)号：US06968410B2

公开(公告)日：2005-11-22

申请号：US09793965

申请日：2001-02-28

申请人： Joseph A. Bennett ,  Blaise B. Fanning

发明人： Joseph A. Bennett ,  Blaise B. Fanning

IPC分类号： G06F13/24

CPC分类号： G06F13/24

摘要： An information capturing technique captures information on a processor cycle that results in a high level interrupt, such as an SMI (System Management Interrupt). A memory controller is connected to at least one processor to control a memory in response to instructions from the at least one processor. An I/O controller is connected to the memory controller to control data flow to at least one device in response to instructions from the at least one processor. Lock down logic stores captured cycle information on a processor cycle that results in interrupt.

摘要翻译： 信息捕获技术捕获导致高电平中断的处理器周期的信息，例如SMI（系统管理中断）。 存储器控制器连接到至少一个处理器以响应于来自至少一个处理器的指令来控制存储器。 I / O控制器连接到存储器控制器，以响应于来自至少一个处理器的指令来控制到至少一个设备的数据流。 锁定逻辑将存储捕获的周期信息放在导致中断的处理器周期上。

公开(公告)号：US06918060B2

公开(公告)日：2005-07-12

申请号：US09999584

申请日：2001-10-31

申请人： Blaise B. Fanning

发明人： Blaise B. Fanning

IPC分类号： H04L1/24 ,  G06F11/00

CPC分类号： H04L1/24

摘要： A method, apparatus, system, and machine-readable medium to bound data transmission latency by transmitting error verification data at a point during a data transmission based upon loading of a channel for the data transmission is provided. Embodiments may comprise determining the loading of a communication channel and transmitting error verification data to a target device based upon the loading. More specifically, some embodiments transmit error verification data at intervals, variable intervals in some embodiments, to balance transmission latency against the bandwidth available from a communication medium.

摘要翻译： 提供了一种方法，装置，系统和机器可读介质，用于通过在数据传输期间的点处发送错误验证数据来限制数据传输等待时间，这是基于用于数据传输的信道的加载。 实施例可以包括基于加载来确定通信信道的加载并将错误验证数据传送到目标设备。 更具体地，一些实施例在一些实施例中以间隔，可变间隔传输错误验证数据，以平衡来自通信介质的可用带宽的传输等待时间。

公开(公告)号：US06880111B2

公开(公告)日：2005-04-12

申请号：US09999617

申请日：2001-10-31

申请人： Blaise B. Fanning

发明人： Blaise B. Fanning

IPC分类号： H04L1/16 ,  G06F11/00

CPC分类号： H04L1/16

摘要： A method, apparatus, system, and machine-readable medium to bound data transmission latency by transmitting error verification data at a point during a data transmission related to a data transmission event is provided. Embodiments may comprise receiving an indication of a data transmission event, such as an end of a packet, and transmitting error verification data to a target device based upon the indication. More specifically, some embodiments transmit error verification data at an end of a packet to balance transmission latency against the bandwidth available from a communication medium.

摘要翻译： 提供了一种方法，装置，系统和机器可读介质，通过在与数据传输事件相关的数据传输期间的点处发送错误验证数据来绑定数据传输等待时间。 实施例可以包括接收诸如分组的结束之类的数据传输事件的指示，以及基于该指示将错误验证数据发送到目标设备。 更具体地，一些实施例在分组的结尾处发送错误验证数据以平衡传输延迟与从通信介质可用的带宽。

公开(公告)号：US06615308B1

公开(公告)日：2003-09-02

申请号：US09458546

申请日：1999-12-09

申请人： Blaise B. Fanning

发明人： Blaise B. Fanning

IPC分类号： G06F1200

CPC分类号： G06F13/28

摘要： In one embodiment, monitoring data traffic through a memory controller; and dynamically and automatically selecting a burst length for data transactions through a memory controller in response to the monitored data traffic.

摘要翻译： 在一个实施例中，监视通过存储器控制器的数据流量; 并且响应于所监视的数据业务，通过存储器控制器动态地并自动地选择用于数据事务的突发长度。