公开(公告)号：US07307002B2

公开(公告)日：2007-12-11

申请号：US11099339

申请日：2005-04-04

申请人： Unsoon Kim ,  Hiroyuki Kinoshita ,  Yu Sun ,  Krishnashree Achuthan ,  Christopher H. Raeder ,  Christopher M. Foster ,  Harpreet Kaur Sachar ,  Kashmir Singh Sahota

发明人： Unsoon Kim ,  Hiroyuki Kinoshita ,  Yu Sun ,  Krishnashree Achuthan ,  Christopher H. Raeder ,  Christopher M. Foster ,  Harpreet Kaur Sachar ,  Kashmir Singh Sahota

IPC分类号： H01L21/76

CPC分类号： H01L27/105 ,  H01L21/3212 ,  H01L21/32139 ,  H01L21/76229 ,  H01L27/1052 ,  H01L27/11526 ,  H01L27/11543 ,  H01L27/11568

摘要： A method is disclosed for the definition of the poly-1 layer in a semiconductor wafer. A non-critical mask is used to recess field oxides in the periphery prior to poly-1 deposition by an amount equal to the final poly-1 thickness. A complimentary non-critical mask is used to permit CMP of the core to expose the tops of core oxide mesas from the shallow isolation trenches.

摘要翻译： 公开了一种用于在半导体晶片中定义多晶硅层的方法。 使用非临界掩模在聚-1沉积之前将外围的场氧化物凹入等于最终聚-1厚度的量。 使用互补的非关键掩模来允许芯的CMP将浅层隔离沟的核心氧化物台面的顶部暴露出来。

公开(公告)号：US06995437B1

公开(公告)日：2006-02-07

申请号：US10869774

申请日：2004-06-16

申请人： Hiroyuki Kinoshita ,  Yu Sun ,  Basab Banerjee ,  Christopher M. Foster ,  John R. Behnke ,  Cyrus Tabery

发明人： Hiroyuki Kinoshita ,  Yu Sun ,  Basab Banerjee ,  Christopher M. Foster ,  John R. Behnke ,  Cyrus Tabery

IPC分类号： H01L31/119

CPC分类号： H01L27/105 ,  H01L27/11568 ,  H01L27/11573

摘要： A method for forming a semiconductor device that includes a line and space pattern with variable pitch and critical dimensions in a layer on a substrate. The substrate includes a first region (e.g., a core region) and a second region (e.g., a periphery region). A first sub-line and space pattern in the first region comprises a space of a dimension (A) less than achievable by lithographic processes alone. Further, a second sub-line and space pattern in the second region comprises at least one line including a second critical dimension (B) achievable by lithography. The method uses two critical masking steps to form a hard mask that includes in the core region a critical dimension (A) less than achievable at a resolution limit of lithography. Further, the method uses a single etch step to transfer the pattern of the hard mask to the layer.

摘要翻译： 一种用于形成半导体器件的方法，其包括在衬底上的层中具有可变节距和临界尺寸的线和间隔图案。 衬底包括第一区域（例如芯区域）和第二区域（例如，周边区域）。 第一区域中的第一子线和空间图案包括尺寸（A）的空间小于单独通过光刻工艺可实现的尺寸。 此外，第二区域中的第二子线和空间图案包括至少一条线，其包括通过光刻可实现的第二临界尺寸（B）。 该方法使用两个关键的掩模步骤来形成硬掩模，其在芯部区域中包括小于在光刻的分辨率极限下可实现的临界尺寸（A）。 此外，该方法使用单个蚀刻步骤将硬掩模的图案转移到该层。

公开(公告)号：US06780708B1

公开(公告)日：2004-08-24

申请号：US10382744

申请日：2003-03-05

申请人： Hiroyuki Kinoshita ,  Yu Sun ,  Basab Banerjee ,  Christopher M. Foster ,  John R. Behnke ,  Cyrus Tabery

发明人： Hiroyuki Kinoshita ,  Yu Sun ,  Basab Banerjee ,  Christopher M. Foster ,  John R. Behnke ,  Cyrus Tabery

IPC分类号： H01L218242

CPC分类号： H01L27/105 ,  H01L27/11568 ,  H01L27/11573

摘要： A method for forming a semiconductor device that includes a line and space pattern with variable pitch and critical dimensions in a layer on a substrate. The substrate includes a first region (e.g., a core region) and a second region (e.g., a periphery region). A first sub-line and space pattern in the first region comprises a space of a dimension (A) less than achievable by lithographic processes alone. Further, a second sub-line and space pattern in the second region comprises at least one line including a second critical dimension (B) achievable by lithography. The method uses two critical masking steps to form a hard mask that includes in the core region a critical dimension (A) less than achievable at a resolution limit of lithography. Further, the method uses a single etch step to transfer the pattern of the hard mask to the layer.

摘要翻译： 一种用于形成半导体器件的方法，其包括在衬底上的层中具有可变节距和临界尺寸的线和间隔图案。 衬底包括第一区域（例如芯区域）和第二区域（例如，周边区域）。 第一区域中的第一子线和空间图案包括尺寸（A）的空间小于单独通过光刻工艺可实现的尺寸。 此外，第二区域中的第二子线和空间图案包括至少一条线，其包括通过光刻可实现的第二临界尺寸（B）。 该方法使用两个关键的掩模步骤来形成硬掩模，其在芯部区域中包括小于在光刻的分辨率极限下可实现的临界尺寸（A）。 此外，该方法使用单个蚀刻步骤将硬掩模的图案转移到该层。