公开(公告)号：US6021471A

公开(公告)日：2000-02-01

申请号：US340176

申请日：1994-11-15

申请人： David R. Stiles ,  Teresa A. Roth

发明人： David R. Stiles ,  Teresa A. Roth

IPC分类号： G06F12/08 ,  G06F9/38

CPC分类号： G06F12/0855 ,  G06F12/0811 ,  G06F12/0864

摘要： A cache controller for a system having first and second level cache memories. The cache controller has multiple stage address and data pipelines. A look-up system allows concurrent look-up of tag addresses in the first and second level caches using the address pipeline. The multiple stages allow a miss in the first level cache to be moved to the second stage so that the latency does not slow the look-up of a next address in the first level cache. A write data pipeline allows the look-up of data being written to the first level cache for current read operations. A stack of registers coupled to the address pipeline is used to perform multiple line replacements of the first level cache memory without interfering with current first level cache memory look-ups.

摘要翻译： 一种用于具有第一和第二级高速缓冲存储器的系统的高速缓存控制器。 缓存控制器具有多级地址和数据管道。 查找系统允许使用地址管道在第一和第二级高速缓存中同时查找标签地址。 多级允许将第一级高速缓存中的未命中移动到第二级，使得等待时间不会降低第一级高速缓存中下一地址的查找速度。 写数据流水线允许将数据的查找写入到第一级高速缓存用于当前读操作。 耦合到地址管线的一堆寄存器用于执行第一级高速缓冲存储器的多行替代，而不会干扰当前的第一级高速缓冲存储器查找。

公开(公告)号：US5511175A

公开(公告)日：1996-04-23

申请号：US326409

申请日：1994-10-20

申请人： John G. Favor ,  Korbin Van Dyke ,  David R. Stiles

发明人： John G. Favor ,  Korbin Van Dyke ,  David R. Stiles

IPC分类号： G06F9/38 ,  G06F9/42

CPC分类号： G06F9/3812 ,  G06F9/3804 ,  G06F9/3844 ,  G06F9/3863

摘要： The present invention provides for the updating of both the instructions in a branch prediction cache and instructions recently provided to an instruction pipeline from the cache when an instruction being executed attempts to change such instructions ("Store-Into-Instruction-Stream"). The branch prediction cache (BPC) includes a tag identifying the address of instructions causing a branch, a record of the target address which was branched to on the last occurrence of each branch instruction, and a copy of the first several instructions beginning at this target address. A separate instruction cache is provided for normal execution of instructions, and all of the instructions written into the branch prediction cache from the system bus must also be stored in the instruction cache. The instruction cache monitors the system bus for attempts to write to the address of an instruction contained in the instruction cache. Upon such a detection, that entry in the instruction cache is invalidated, and the corresponding entry in the branch prediction cache is invalidated. A subsequent attempt to use an instruction in the branch prediction cache which has been invalidated will detect that it is not valid, and will instead go to main memory to fetch the instruction, where it has been modified.

摘要翻译： 本发明提供了当执行的指令尝试改变这样的指令（“存储到指令流”）时更新分支预测高速缓存中的两个指令和最近提供给来自高速缓存的指令流水线的指令。 分支预测高速缓存（BPC）包括识别导致分支的指令的地址的标签，在每个分支指令的最后出现时被分支的目标地址的记录以及从该目标开始的前几个指令的副本 地址。 提供单独的指令高速缓存用于指令的正常执行，并且从系统总线写入分支预测高速缓存的所有指令也必须存储在指令高速缓存中。 指令高速缓存监视系统总线以尝试写入指令高速缓存中包含的指令的地址。 在这种检测中，指令高速缓存中的该条目无效，并且分支预测高速缓存中的相应条目无效。 随后尝试使用已经无效的分支预测高速缓存中的指令将检测到它无效，并且将转到主存储器以获取已经被修改的指令。

公开(公告)号：US5442757A

公开(公告)日：1995-08-15

申请号：US25439

申请日：1993-03-03

申请人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John G. Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

发明人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John G. Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

IPC分类号： G06F9/30 ,  G06F9/308 ,  G06F9/318 ,  G06F9/34 ,  G06F9/355 ,  G06F9/38 ,  G06F11/36 ,  G06F15/78 ,  G06F15/16

CPC分类号： G06F11/3648 ,  G06F15/8053 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/30167 ,  G06F9/3017 ,  G06F9/30185 ,  G06F9/30189 ,  G06F9/34 ,  G06F9/3555 ,  G06F9/38 ,  G06F9/3804 ,  G06F9/3812 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3863 ,  G06F9/3869 ,  G06F9/3885

摘要： A pipeline control system is distributed over the functional units (15, 17, 20, 25) in a processor (10). Decoder logic (12) issues operations, each with an associated tag, to the functional units, with up to n operations allowed to be outstanding. The units execute the operations and report termination information back to the decoder logic, but do not irrevocably change the state of the machine. Based on the termination information, the decoder logic retires normally terminated operations in order. If an operation terminates abnormally, the decoder logic instructs the units to back out of those operations that include and are later than the operation that terminated abnormally.

摘要翻译： 流水线控制系统分布在处理器（10）中的功能单元（15,17,20,25）上。 解码器逻辑（12）向功能单元发出每个具有关联标签的操作，最多允许n个操作被显示。 单元执行操作并将终止信息报告回解码器逻辑，但不能不可逆转地改变机器的状态。 基于终止信息，解码器逻辑依次退出正常终止的操作。 如果操作异常终止，则解码器逻辑指示单元退出包括并晚于异常终止的操作的那些操作。

公开(公告)号：US5093778A

公开(公告)日：1992-03-03

申请号：US485307

申请日：1990-02-26

申请人： John G. Favor ,  David R. Stiles ,  Korbin Van Dyke ,  Walstein B. Smith, III

发明人： John G. Favor ,  David R. Stiles ,  Korbin Van Dyke ,  Walstein B. Smith, III

IPC分类号： G06F9/38

CPC分类号： G06F9/3806 ,  G06F9/3844

摘要： The present invention provides an improved branch prediction cache (BPC) structure that combines various separate structures into one integrated structure. In conjunction with doing this, the present invention is able to share significant portions of hardware cost and design complexity overhead. As a result, the cost-performance trade-off for implementing dynamic branch prediction for target address, branch direction, and target instructions aspects of branches shifts to where "full" branch prediction is now more practical.

摘要翻译： 本发明提供一种将各种单独的结构组合为一个集成结构的改进的分支预测高速缓存（BPC）结构。 结合这一点，本发明能够共享硬件成本和设计复杂度开销的重要部分。 因此，用于实现分支目标地址，分支方向和分支方向以及目标指令方面的动态分支预测的成本 - 性能折衷转向现在更加实用的“全”分支预测。

公开(公告)号：US08228958B1

公开(公告)日：2012-07-24

申请号：US11584360

申请日：2006-10-20

申请人： David R. Stiles ,  Siegfried Luft ,  Lawrence Ong ,  James C. Pang

发明人： David R. Stiles ,  Siegfried Luft ,  Lawrence Ong ,  James C. Pang

IPC分类号： H04J3/12

CPC分类号： H04J3/085 ,  H04L12/43 ,  Y10S370/907

摘要： A ring network element and the ring network architectures it enables. According to one embodiment of the invention, a single network element includes a full TDM cross-connect and a multiple ring unit. The full TDM cross-connect is coupled to very line card slot in the single network element with the same amount of bandwidth connection. In addition, the full TDM cross-connect is programmable on an STS-1 basis. The multiple ring unit allows for the simultaneous support of multiple TDM rings.

摘要翻译： 环网元件和环网网络架构使其实现。 根据本发明的一个实施例，单个网元包括全TDM交叉连接和多环单元。 完整的TDM交叉连接与相同数量的带宽连接的单个网络中的非常线卡插槽相连。 此外，完整的TDM交叉连接可以基于STS-1进行编程。 多环单元允许同时支持多个TDM环。

公开(公告)号：US07277447B2

公开(公告)日：2007-10-02

申请号：US09823293

申请日：2001-03-30

申请人： James Wang ,  Anurag Nigam ,  David R. Stiles

发明人： James Wang ,  Anurag Nigam ,  David R. Stiles

IPC分类号： H04L12/56

CPC分类号： H04J3/0623 ,  H04J2203/0089

摘要： An on-chip RAM FIFO (first-in-first-out) buffer for storing SPE overhead bytes wherein each entry of the RAM FIFO stores (1) a byte of the SPE overhead; (2) an indication of which byte of the SPE overhead is currently stored in that entry; and (3) an indication of which STS signal that byte was taken from.

摘要翻译： 用于存储SPE开销字节的片上RAM FIFO（先进先出）缓冲器，其中RAM FIFO的每个条目存储（1）SPE开销的字节; （2）当前存储在该条目中的SPE开销的哪个字节的指示; 和（3）从哪个字节获取哪个STS信号的指示。

公开(公告)号：US06499123B1

公开(公告)日：2002-12-24

申请号：US09547981

申请日：2000-04-12

申请人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John Gregory Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

发明人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John Gregory Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

IPC分类号： H04B1700

CPC分类号： G06F9/34 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/3005 ,  G06F9/30167 ,  G06F9/30174 ,  G06F9/30185 ,  G06F9/30189 ,  G06F9/3555 ,  G06F9/38 ,  G06F9/3804 ,  G06F9/3812 ,  G06F9/3836 ,  G06F9/3838 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3855 ,  G06F9/3859 ,  G06F9/3863 ,  G06F9/3869 ,  G06F9/3885 ,  G06F11/364 ,  G06F11/3648 ,  G06F12/1027 ,  G06F12/145 ,  G06F15/8053

摘要： An integrated circuit having a normal mode for operating under normal operating conditions and a debug mode for operating to test and debug the integrated circuit. The integrated circuit includes a plurality of output pins that carry a first plurality of signals in the normal mode and carry a second plurality of signals in the debug mode. In one embodiment, the integrated circuit embodies a microprocessor. The microprocessor may include logic circuitry for enabling the second plurality of signals to be output from a multiplexer to the output pins in response to a predetermined event, such as a hit in an associated memory unit.

摘要翻译： 具有用于在正常操作条件下操作的正常模式的集成电路和用于操作以测试和调试集成电路的调试模式。 集成电路包括多个输出引脚，其以正常模式携带第一多个信号并且在调试模式下传送第二多个信号。 在一个实施例中，集成电路体现微处理器。 微处理器可以包括逻辑电路，用于响应于诸如相关存储器单元中的命中的预定事件，使第二多个信号从多路复用器输出到输出引脚。

公开(公告)号：US6067616A

公开(公告)日：2000-05-23

申请号：US638389

申请日：1996-04-26

申请人： David R. Stiles ,  John G. Favor ,  Korbin S. Van Dyke

发明人： David R. Stiles ,  John G. Favor ,  Korbin S. Van Dyke

IPC分类号： G06F9/38 ,  G06F9/30

CPC分类号： G06F9/3806 ,  G06F9/3804 ,  G06F9/3848

摘要： An improved branch prediction cache (BPC) scheme that utilizes a hybrid cache structure. The BPC provides two levels of branch information caching. The fully associative first level BPC is a shallow but wide structure (36 32-byte entries), which caches full prediction information for a limited number of branch instructions. The second direct mapped level BPC is a deep but narrow structure (256 2-byte entries), which caches only partial prediction information, but does so for a much larger number of branch instructions. As each branch instruction is fetched and decoded, its address is used to perform parallel look-ups in the two branch prediction caches.

公开(公告)号：US5768575A

公开(公告)日：1998-06-16

申请号：US405272

申请日：1995-03-13

申请人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John Gregory Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

发明人： Harold L. McFarland ,  David R. Stiles ,  Korbin S. Van Dyke ,  Shrenik Mehta ,  John Gregory Favor ,  Dale R. Greenley ,  Robert A. Cargnoni

IPC分类号： G06F9/30 ,  G06F9/308 ,  G06F9/318 ,  G06F9/34 ,  G06F9/355 ,  G06F9/38 ,  G06F11/36 ,  G06F15/78

CPC分类号： G06F9/34 ,  G06F11/3648 ,  G06F15/8053 ,  G06F9/30003 ,  G06F9/30018 ,  G06F9/30167 ,  G06F9/30174 ,  G06F9/30185 ,  G06F9/30189 ,  G06F9/3555 ,  G06F9/38 ,  G06F9/3804 ,  G06F9/3812 ,  G06F9/3836 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3855 ,  G06F9/3857 ,  G06F9/3863 ,  G06F9/3869 ,  G06F9/3885

摘要： A pipeline control system for implementing a virtual architecture having complex instruction set is distributed over RISC-like semi-autonomous functional units in a processor. Decoder logic fetches instructions of the target architecture and translates them into simpler RISC-like operations. These operations, each having an associated tag, are issued to the functional units. Address processing unit computes addresses of the instructions and operands, performs segment relocation, and manages the processor's memory. Operations are executed by the units in a manner that is generally independent of operation processing by the other units. The units report termination information back to the decoder logic, but do not irrevocably change the state of the machine. Based on the termination information, the decoder logic retires normally terminated operations in order. Thus, the functional units enable multiple operations to be executed in a speculative and out-of-order manner to fully utilize the resources of the processor.

摘要翻译： 用于实现具有复杂指令集的虚拟架构的流水线控制系统在处理器中的RISC状半自主功能单元上分布。 解码器逻辑获取目标架构的指令，并将其转换为更简单的类似RISC的操作。 每个具有关联标签的这些操作被发布到功能单元。 地址处理单元计算指令和操作数的地址，执行段重定位，并管理处理器的存储器。 操作由单元以通常独立于其他单元的操作处理的方式执行。 这些单元将终止信息报告回解码器逻辑，但不能不可逆转地更改机器的状态。 基于终止信息，解码器逻辑依次退出正常终止的操作。 因此，功能单元能够以推测和无序的方式执行多个操作，以充分利用处理器的资源。

公开(公告)号：US5748932A

公开(公告)日：1998-05-05

申请号：US378054

申请日：1995-01-25

申请人： Korbin S. Van Dyke ,  David R. Stiles ,  John G. Favor

发明人： Korbin S. Van Dyke ,  David R. Stiles ,  John G. Favor

IPC分类号： G06F9/38 ,  G06F12/08 ,  G06F9/30

CPC分类号： G06F9/3806 ,  G06F9/3804 ,  G06F9/3808

摘要： A processor with a branch target cache (BTC) and multiple instruction prefetch storage circuits. A control mechanism allows the fetching of instructions to be transferred from a first prefetch storage circuit to a second prefetch storage circuit which contains branch target instruction bytes. The control is transferred based on a prediction of whether the branch will be taken using history bits associated with the branch instruction. If the processor later determines that the branch is mispredicted, the execution of instructions resumes from the first prefetch storage circuit.

摘要翻译： 具有分支目标缓存（BTC）和多个指令预取存储电路的处理器。 控制机制允许将指令的取出从第一预取存储电路传送到包含分支目标指令字节的第二预取存储电路。 基于使用与分支指令相关联的历史比特是否将分支进行的预测来传送控制。 如果处理器稍后确定分支被错误预测，则指令的执行从第一预取存储电路恢复。