公开(公告)号：US20120008438A1

公开(公告)日：2012-01-12

申请号：US13235535

申请日：2011-09-19

申请人： Sanjeev Kumar JAIN ,  Devesh Dwivedi

发明人： Sanjeev Kumar JAIN ,  Devesh Dwivedi

IPC分类号： G11C7/12

CPC分类号： G11C7/22 ,  G11C7/227 ,  G11C8/08 ,  G11C8/10 ,  G11C17/18

摘要： A memory device for efficient word line, bit line and precharge tracking is provided. The memory device includes a memory array, one or more address decoders, a word line driver, a plurality of sense amplifiers, a reference word line column, a reference bit line column, and a control circuit. The control circuit generates a control signal to perform read and write operations on the memory device. The address decoder selects a bit line and a word line. The selected word line is activated by the word line driver. While the reference word line column is used for vertical tracking of the word line, the reference bit line column is used for vertical tracking of the bit line. The sense amplifiers are activated to read the bit line.

摘要翻译： 提供了一种用于高效字线，位线和预充电跟踪的存储器件。 存储器件包括存储器阵列，一个或多个地址解码器，字线驱动器，多个读出放大器，参考字线列，参考位线列和控制电路。 控制电路产生控制信号以对存储器件执行读和写操作。 地址解码器选择位线和字线。 所选字线由字线驱动器激活。 当参考字线列用于字线的垂直跟踪时，参考位线列用于位线的垂直跟踪。 感测放大器被激活以读取位线。

公开(公告)号：US07457143B2

公开(公告)日：2008-11-25

申请号：US11410432

申请日：2006-04-25

申请人： Gunther Lehmann ,  Siddharth Gupta ,  Devesh Dwivedi

发明人： Gunther Lehmann ,  Siddharth Gupta ,  Devesh Dwivedi

IPC分类号： G11C17/00

CPC分类号： G11C7/1051 ,  G11C7/1012 ,  G11C7/14 ,  G11C7/18 ,  G11C2207/108

摘要： A memory device has a first core memory array, a second core memory array, a third core memory array and a fourth core memory array, and a first common reference section for the first core memory array and the second core memory array, and a second common reference section for the third core memory array and the fourth core memory array. Another memory device with shared signals and a method is also provided.

摘要翻译： 存储器件具有第一核心存储器阵列，第二核心存储器阵列，第三核心存储器阵列和第四核心存储器阵列，以及用于第一核心存储器阵列和第二核心存储器阵列的第一公共参考部分，以及第二核心存储器阵列 第三核心存储器阵列和第四核心存储器阵列的公共参考部分。 还提供了具有共享信号的另一存储器件和方法。

公开(公告)号：US20070247954A1

公开(公告)日：2007-10-25

申请号：US11410432

申请日：2006-04-25

申请人： Gunther Lehmann ,  Siddharth Gupta ,  Devesh Dwivedi

发明人： Gunther Lehmann ,  Siddharth Gupta ,  Devesh Dwivedi

IPC分类号： G11C11/34 ,  G11C16/04 ,  G11C11/00 ,  G11C5/14 ,  G11C17/00 ,  G11C8/00

CPC分类号： G11C7/1051 ,  G11C7/1012 ,  G11C7/14 ,  G11C7/18 ,  G11C2207/108

摘要： A memory device has a first core memory array, a second core memory array, a third core memory array and a fourth core memory array, and a first common reference section for the first core memory array and the second core memory array, and a second common reference section for the third core memory array and the fourth core memory array. Another memory device with shared signals and a method is also provided.

摘要翻译： 存储器件具有第一核心存储器阵列，第二核心存储器阵列，第三核心存储器阵列和第四核心存储器阵列，以及用于第一核心存储器阵列和第二核心存储器阵列的第一公共参考部分，以及第二核心存储器阵列 第三核心存储器阵列和第四核心存储器阵列的公共参考部分。 还提供了具有共享信号的另一存储器件和方法。

公开(公告)号：US07242630B2

公开(公告)日：2007-07-10

申请号：US11322178

申请日：2005-12-29

申请人： Devesh Dwivedi ,  Ashish Kumar

发明人： Devesh Dwivedi ,  Ashish Kumar

IPC分类号： G11C7/02

CPC分类号： G11C11/417 ,  G11C5/147

摘要： A technique for reducing the bitline leakage current while maintaining a level of performance characteristics of low threshold voltage transistors in deep submicron CMOS technology incorporates a reference voltage generator circuit in combination with bias transistor MBIAS. The output of a static logic gate is connected to the input terminal of the pull-down devices. The reduction in leakage current through pull-down devices whenever a read operation is not performed contributes to a significant reduction in overall leakage current in the circuit.

摘要翻译： 在深亚微米CMOS技术中保持低阈值电压晶体管的性能特性水平的同时降低位线漏电流的技术包括与偏置晶体管MBIAS组合的参考电压发生器电路。 静态逻辑门的输出端连接到下拉装置的输入端。 每当读取操作不执行时，通过下拉器件的漏电流的减少有助于电路中的总漏电流的显着降低。

公开(公告)号：US20060203536A1

公开(公告)日：2006-09-14

申请号：US11322178

申请日：2005-12-29

申请人： Devesh Dwivedi ,  Ashish Kumar

发明人： Devesh Dwivedi ,  Ashish Kumar

IPC分类号： G11C11/00

CPC分类号： G11C11/417 ,  G11C5/147

摘要： A technique for reducing the bitline leakage current while maintaining a level of performance characteristics of low threshold voltage transistors in deep submicron CMOS technology incorporates a reference voltage generator circuit in combination with bias transistor MBIAS. The output of a static logic gate is connected to the input terminal of the pull-down devices. The reduction in leakage current through pull-down devices whenever a read operation is not performed contributes to a significant reduction in overall leakage current in the circuit.

摘要翻译： 在深亚微米CMOS技术中保持低阈值电压晶体管的性能特性水平的同时降低位线漏电流的技术包括与偏置晶体管MBIAS组合的参考电压发生器电路。 静态逻辑门的输出端连接到下拉装置的输入端。 每当读取操作不执行时，通过下拉器件的漏电流的减少有助于电路中的总漏电流的显着降低。

公开(公告)号：US08320201B2

公开(公告)日：2012-11-27

申请号：US13434881

申请日：2012-03-30

申请人： Amit Kumar Gupta ,  Devesh Dwivedi ,  Sanjeev Kumar Jain ,  Yatender Mishra

发明人： Amit Kumar Gupta ,  Devesh Dwivedi ,  Sanjeev Kumar Jain ,  Yatender Mishra

IPC分类号： G11C7/22

CPC分类号： G11C7/12 ,  G11C7/22 ,  G11C2207/2281

摘要： A method for reading a memory cell (20) of a semiconductor memory (10) includes initiating a precharge or predischarge operation on a bit line (24) prior to arrival of a triggering edge of a clock signal (32) that initiates a read operation. A word line (22) is activated responsive to the triggering edge of the clock signal (32), and data is read from the memory cell (20).

摘要翻译： 一种用于读取半导体存储器（10）的存储单元（20）的方法，包括在启动读操作的时钟信号（32）的触发沿到达之前，在位线（24）上启动预充电或预充电操作 。 响应于时钟信号（32）的触发边缘激活字线（22），并且从存储器单元（20）读取数据。

公开(公告)号：US08223572B2

公开(公告)日：2012-07-17

申请号：US13235535

申请日：2011-09-19

申请人： Sanjeev Kumar Jain ,  Devesh Dwivedi

发明人： Sanjeev Kumar Jain ,  Devesh Dwivedi

IPC分类号： G11C7/02

CPC分类号： G11C7/22 ,  G11C7/227 ,  G11C8/08 ,  G11C8/10 ,  G11C17/18

摘要： A memory device for efficient word line, bit line and precharge tracking is provided. The memory device includes a memory array, one or more address decoders, a word line driver, a plurality of sense amplifiers, a reference word line column, a reference bit line column, and a control circuit. The control circuit generates a control signal to perform read and write operations on the memory device. The address decoder selects a bit line and a word line. The selected word line is activated by the word line driver. While the reference word line column is used for vertical tracking of the word line, the reference bit line column is used for vertical tracking of the bit line. The sense amplifiers are activated to read the bit line.

摘要翻译： 提供了一种用于高效字线，位线和预充电跟踪的存储器件。 存储器件包括存储器阵列，一个或多个地址解码器，字线驱动器，多个读出放大器，参考字线列，参考位线列和控制电路。 控制电路产生控制信号以对存储器件执行读和写操作。 地址解码器选择位线和字线。 所选字线由字线驱动器激活。 当参考字线列用于字线的垂直跟踪时，参考位线列用于位线的垂直跟踪。 感测放大器被激活以读取位线。

公开(公告)号：US20100208538A1

公开(公告)日：2010-08-19

申请号：US12620539

申请日：2009-11-17

申请人： Amit Kumar Gupta ,  Devesh Dwivedi ,  Sanjeev Kumar Jain ,  Yatender Mishra

发明人： Amit Kumar Gupta ,  Devesh Dwivedi ,  Sanjeev Kumar Jain ,  Yatender Mishra

IPC分类号： G11C7/00

CPC分类号： G11C11/4091 ,  G11C7/067 ,  G11C2207/005

摘要： A sensing circuit for a semiconductor memory includes a multiplexer coupled to a bit line and a data line coupling the multiplexer to a sense amplifier. The data line is configured to be precharged to a voltage level higher than a precharge voltage level of the bit line.

摘要翻译： 用于半导体存储器的感测电路包括耦合到位线的多路复用器和将多路复用器耦合到读出放大器的数据线。 数据线被配置为预充电到高于位线的预充电电压电平的电压电平。

公开(公告)号：US20100202221A1

公开(公告)日：2010-08-12

申请号：US12624403

申请日：2009-11-23

申请人： Amit Kumar GUPTA ,  Devesh DWIVEDI ,  Sanjeev Kumar JAIN ,  Yatender MISHRA

发明人： Amit Kumar GUPTA ,  Devesh DWIVEDI ,  Sanjeev Kumar JAIN ,  Yatender MISHRA

IPC分类号： G11C7/00 ,  G11C7/12

CPC分类号： G11C7/12 ,  G11C7/22 ,  G11C2207/2281

摘要： A method for reading a memory cell (20) of a semiconductor memory (10) includes initiating a precharge or predischarge operation on a bit line (24) prior to arrival of a triggering edge of a clock signal (32) that initiates a read operation. A word line (22) is activated responsive to the triggering edge of the clock signal (32), and data is read from the memory cell (20).

摘要翻译： 一种用于读取半导体存储器（10）的存储单元（20）的方法，包括在启动读操作的时钟信号（32）的触发沿到达之前，在位线（24）上启动预充电或预充电操作 。 响应于时钟信号（32）的触发边缘激活字线（22），并且从存储器单元（20）读取数据。

公开(公告)号：US07436721B2

公开(公告)日：2008-10-14

申请号：US11528079

申请日：2006-09-26

申请人： Gunther Lehmann ,  Yannick Martelloni ,  Devesh Dwivedi ,  Siddharth Gupta

发明人： Gunther Lehmann ,  Yannick Martelloni ,  Devesh Dwivedi ,  Siddharth Gupta

IPC分类号： G11C7/00

CPC分类号： G11C7/12 ,  G11C17/12

摘要： A method supplies voltage to a bit line of a memory device. The method includes precharging, with a precharging device, the bit line to an output potential, deactivating the precharging device during a read action related to the bit line, reading, during the read action, an information via the bit line, and routing, during the read action, a virtual voltage supply line to a supply potential of the memory device to supply voltage to memory cells of the memory device assigned to the bit line. The precharging device of the bit line is activated/deactivated as a function of the potential of the virtual voltage supply line.

摘要翻译： 一种方法向存储器件的位线提供电压。 该方法包括使用预充电装置将位线预充电到输出电位，在与位线有关的读取动作期间停用预充电装置，在读取动作期间通过位线读取信息，以及在路线期间进行路由 读取动作，将虚拟电压提供到存储器件的电源电位，以将电压提供给分配给位线的存储器件的存储器单元。 作为虚拟电压供给线的电位的函数，位线的预充电装置被激活/去激活。