公开(公告)号：US09858411B2

公开(公告)日：2018-01-02

申请号：US14576665

申请日：2014-12-19

申请人： Ravi Sahita ,  Xiaoning Li ,  Barry E. Huntley ,  Ofer Levy ,  Vedvyas Shanbhogue ,  Yuriy Bulygin ,  Ido Ouziel ,  Michael Lemay ,  John M. Esper

发明人： Ravi Sahita ,  Xiaoning Li ,  Barry E. Huntley ,  Ofer Levy ,  Vedvyas Shanbhogue ,  Yuriy Bulygin ,  Ido Ouziel ,  Michael Lemay ,  John M. Esper

IPC分类号： G06F9/45 ,  G06F21/52 ,  G06F21/55 ,  G06F9/455 ,  G06F11/30

CPC分类号： G06F21/52 ,  G06F9/45558 ,  G06F11/30 ,  G06F21/554 ,  G06F2009/45591 ,  G06F2221/033

摘要： A method comprises filtering branch trap events at a branch event filter, monitoring a branch event filter to capture indirect branch trap events that cause a control flow trap exception, receiving the indirect branch trap events at a handler and the handler processing the indirect branch trap events.

公开(公告)号：US20100115248A1

公开(公告)日：2010-05-06

申请号：US12290395

申请日：2008-10-30

申请人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

发明人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

IPC分类号： G06F9/30

CPC分类号： G06F9/3853 ,  G06F9/3016 ,  G06F9/3017 ,  G06F9/30196 ,  G06F9/3836 ,  G06F12/084 ,  G06F12/0875 ,  G06F13/4063 ,  G06F2212/452 ,  G06F2212/62 ,  Y02D10/14 ,  Y02D10/151

摘要： A technique to enable efficient instruction fusion within a computer system. In one embodiment, a processor logic delays the processing of a second instruction for a threshold amount of time if a first instruction within an instruction queue is fusible with the second instruction.

摘要翻译： 一种在计算机系统内实现高效指令融合的技术。 在一个实施例中，如果指令队列中的第一指令与第二指令可熔，则处理器逻辑延迟第二指令的处理阈值时间量。

公开(公告)号：US20170003965A1

公开(公告)日：2017-01-05

申请号：US15143520

申请日：2016-04-30

申请人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

发明人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

IPC分类号： G06F9/30 ,  G06F12/0875

CPC分类号： G06F9/3853 ,  G06F9/3016 ,  G06F9/3017 ,  G06F9/30196 ,  G06F9/3836 ,  G06F12/084 ,  G06F12/0875 ,  G06F13/4063 ,  G06F2212/452 ,  G06F2212/62 ,  Y02D10/14 ,  Y02D10/151

摘要： A technique to enable efficient instruction fusion within a computer system. In one embodiment, a processor logic delays the processing of a second instruction for a threshold amount of time if a first instruction within an instruction queue is fusible with the second instruction.

摘要翻译： 一种在计算机系统内实现高效指令融合的技术。 在一个实施例中，如果指令队列中的第一指令与第二指令可熔，则处理器逻辑延迟第二指令的处理阈值时间量。

公开(公告)号：US20160246600A1

公开(公告)日：2016-08-25

申请号：US15143522

申请日：2016-04-30

申请人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

发明人： Ido Ouziel ,  Lihu Rappoport ,  Robert Valentine ,  Ron Gabor ,  Pankaj Raghuvanshi

IPC分类号： G06F9/30 ,  G06F13/40 ,  G06F12/08

CPC分类号： G06F9/3853 ,  G06F9/3016 ,  G06F9/3017 ,  G06F9/30196 ,  G06F9/3836 ,  G06F12/084 ,  G06F12/0875 ,  G06F13/4063 ,  G06F2212/452 ,  G06F2212/62 ,  Y02D10/14 ,  Y02D10/151

摘要： A technique to enable efficient instruction fusion within a computer system. In one embodiment, a processor logic delays the processing of a second instruction for a threshold amount of time if a first instruction within an instruction queue is fusible with the second instruction.

摘要翻译： 一种在计算机系统内实现高效指令融合的技术。 在一个实施例中，如果指令队列中的第一指令与第二指令可熔，则处理器逻辑延迟第二指令的处理阈值时间量。

公开(公告)号：US20160180079A1

公开(公告)日：2016-06-23

申请号：US14576665

申请日：2014-12-19

申请人： Ravi L. Sahita ,  Xiaoning Li ,  Barry E. Huntley ,  Ofer Levy ,  Vedvyas Shanbhogue ,  Yuriy Bulygin ,  Ido Ouziel ,  Michael Lemay ,  John M. Esper

发明人： Ravi L. Sahita ,  Xiaoning Li ,  Barry E. Huntley ,  Ofer Levy ,  Vedvyas Shanbhogue ,  Yuriy Bulygin ,  Ido Ouziel ,  Michael Lemay ,  John M. Esper

IPC分类号： G06F21/52

CPC分类号： G06F21/52 ,  G06F9/45558 ,  G06F11/30 ,  G06F21/554 ,  G06F2009/45591 ,  G06F2221/033

摘要： A method comprises filtering branch trap events at a branch event filter, monitoring a branch event filter to capture indirect branch trap events that cause a control flow trap exception, receiving the indirect branch trap events at a handler and the handler processing the indirect branch trap events

摘要翻译： 一种方法包括在分支事件过滤器处过滤分支陷阱事件，监视分支事件过滤器以捕获导致控制流陷阱异常的间接分支陷阱事件，在处理器处接收间接分支陷阱事件，并处理处理间接分支陷阱事件

公开(公告)号：US20100138608A1

公开(公告)日：2010-06-03

申请号：US12317959

申请日：2008-12-31

申请人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ilhyun Kim ,  Ron Gabor ,  Lior Libis ,  Gregory Pribush

发明人： Lihu Rappoport ,  Chen Koren ,  Franck Sala ,  Oded Lempel ,  Ido Ouziel ,  Ilhyun Kim ,  Ron Gabor ,  Lior Libis ,  Gregory Pribush

IPC分类号： G06F12/00

CPC分类号： G06F12/0806 ,  G06F12/0864 ,  G06F12/0875 ,  G06F12/1045 ,  G06F12/126 ,  Y02D10/13

摘要： Methods and apparatus for instruction restarts and inclusion in processor micro-op caches are disclosed. Embodiments of micro-op caches have way storage fields to record the instruction-cache ways storing corresponding macroinstructions. Instruction-cache in-use indications associated with the instruction-cache lines storing the instructions are updated upon micro-op cache hits. In-use indications can be located using the recorded instruction-cache ways in micro-op cache lines. Victim-cache deallocation micro-ops are enqueued in a micro-op queue after micro-op cache miss synchronizations, responsive to evictions from the instruction-cache into a victim-cache. Inclusion logic also locates and evicts micro-op cache lines corresponding to the recorded instruction-cache ways, responsive to evictions from the instruction-cache.

摘要翻译： 公开了用于指令重新启动并包含在处理器微操作高速缓存中的方法和装置。 微操作高速缓存的实施例具有方式存储字段来记录存储相应宏指令的指令高速缓存方式。 与存储指令的指令 - 高速缓存行相关联的指令缓存使用指示在微操作高速缓存命中时被更新。 可以使用微操作高速缓存线中记录的指令高速缓存方式来定位使用中的指示。 受害者缓存释放微操作在微操作高速缓存未命中同步之后的微操作队列中排队，响应于从指令缓存到受害缓存的驱逐。 包含逻辑还定位并排除对应于所记录的指令 - 高速缓存方式的微操作高速缓存行，以响应于来自指令高速缓存的逐出。

公开(公告)号：US20090249036A1

公开(公告)日：2009-10-01

申请号：US12060239

申请日：2008-03-31

申请人： Lihu Rappoport ,  Robert Valentine ,  Stephan Jourdan ,  Franck Sala ,  Amir Leibovitz ,  Ido Ouziel ,  Ron Gabor

发明人： Lihu Rappoport ,  Robert Valentine ,  Stephan Jourdan ,  Franck Sala ,  Amir Leibovitz ,  Ido Ouziel ,  Ron Gabor

IPC分类号： G06F9/30

CPC分类号： G06F9/3017 ,  G06F1/3203 ,  G06F1/3246 ,  G06F1/3287 ,  G06F9/30145 ,  G06F9/3802 ,  G06F9/382 ,  Y02D10/171

摘要： Methods and apparatus for using micro-op caches in processors are disclosed. A tag match for an instruction pointer retrieves a set of micro-op cache line access tuples having matching tags. The set is stored in a match queue. Line access tuples from the match queue are used to access cache lines in a micro-op cache data array to supply a micro-op queue. On a micro-op cache miss, a macroinstruction translation engine (MITE) decodes macroinstructions to supply the micro-op queue. Instruction pointers are stored in a miss queue for fetching macroinstructions from the MITE. The MITE may be disabled to conserve power when the miss queue is empty-likewise for the micro-op cache data array when the match queue is empty. Synchronization flags in the last micro-op from the micro-op cache on a subsequent micro-op cache miss indicate where micro-ops from the MITE merge with micro-ops from the micro-op cache.

摘要翻译： 公开了在处理器中使用微操作高速缓存的方法和装置。 指令指针的标签匹配检索一组具有匹配标签的微操作高速缓存行访问元组。 该集合存储在匹配队列中。 来自匹配队列的线路访问元组用于访问微操作高速缓存数据阵列中的高速缓存行以提供微操作队列。 在微操作缓存未命中时，宏指令转换引擎（MITE）解码宏指令以提供微操作队列。 指令指针存储在从MITE获取宏指令的小队列中。 当缺席队列为空时，MITE可能会被禁用以节省电力，而当匹配队列为空时，也可以为微操作高速缓存数据阵列。 随后微操作高速缓存未命中的微操作高速缓存中的最后一个微操作中的同步标志指示来自MITE的微操作与微操作高速缓存的微操作合并。

公开(公告)号：US20170091128A1

公开(公告)日：2017-03-30

申请号：US14866933

申请日：2015-09-26

申请人： Michael Mishaeli ,  Ido Ouziel ,  Baruch Chaikin ,  Yoav Zach

发明人： Michael Mishaeli ,  Ido Ouziel ,  Baruch Chaikin ,  Yoav Zach

IPC分类号： G06F13/24 ,  G06F12/10

CPC分类号： G06F13/24 ,  G06F12/0891 ,  G06F12/1027 ,  G06F2212/1016 ,  G06F2212/683

摘要： Embodiments of systems, apparatuses, and methods for remote action handling are describe. In an embodiment, a hardware apparatus comprises: a first register to store a memory address of a payload corresponding to an action to be performed associated with a remote action request (RAR) interrupt, a second register to store a memory address of an action list accessible by a plurality of processors, and a remote action handler circuit to identify a received RAR interrupt, perform an action of the received RAR interrupt, and signal acknowledgment to an initiating processor upon completion of the action.

公开(公告)号：US20150378930A1

公开(公告)日：2015-12-31

申请号：US14317571

申请日：2014-06-27

申请人： RAVI L. SAHITA ,  GILBERT NEIGER ,  DAVID M. DURHAM ,  VEDVYAS SHANBHOGUE ,  MICHAEL LEMAY ,  IDO OUZIEL ,  STANISLAV SHWARTSMAN ,  BARRY HUNTLEY ,  ANDREW V. ANDERSON

发明人： RAVI L. SAHITA ,  GILBERT NEIGER ,  DAVID M. DURHAM ,  VEDVYAS SHANBHOGUE ,  MICHAEL LEMAY ,  IDO OUZIEL ,  STANISLAV SHWARTSMAN ,  BARRY HUNTLEY ,  ANDREW V. ANDERSON

IPC分类号： G06F12/10

CPC分类号： G06F12/1009 ,  G06F9/45558 ,  G06F12/145 ,  G06F2009/45583 ,  G06F2009/45587 ,  G06F2212/651 ,  G06F2212/657 ,  Y02D10/13

摘要： Systems and methods for validating virtual address translation. An example processing system comprises: a processing core to execute a first application associated with a first privilege level and a second application associated with a second privilege level, wherein a first set of privileges associated with the first privilege level includes a second set of privileges associated with the second privilege level; and an address validation component to validate, in view of an address translation data structure maintained by the first application, a mapping of a first address defined in a first address space of the second application to a second address defined in a second address space of the second application.

摘要翻译： 用于验证虚拟地址转换的系统和方法。 示例性处理系统包括：处理核心，用于执行与第一特权级别相关联的第一应用程序和与第二权限级别相关联的第二应用程序，其中与所述第一权限级别相关联的第一组权限包括相关联的第二组权限 具有第二个特权级别; 以及地址确认部件，鉴于由第一应用维护的地址转换数据结构，验证在第二应用的第一地址空间中定义的第一地址到第二地址空间中定义的第二地址 第二个应用。

公开(公告)号：US20230401061A1

公开(公告)日：2023-12-14

申请号：US18126920

申请日：2023-03-27

申请人： Ashok RAJ ,  Andreas KLEEN ,  Gilbert NEIGER ,  Beeman STRONG ,  Jason BRANDT ,  Rupin VAKHARWALA ,  Jeff HUXEL ,  Larisa NOVAKOVSKY ,  Ido OUZIEL ,  Sarathy JAYAKUMAR

发明人： Ashok RAJ ,  Andreas KLEEN ,  Gilbert NEIGER ,  Beeman STRONG ,  Jason BRANDT ,  Rupin VAKHARWALA ,  Jeff HUXEL ,  Larisa NOVAKOVSKY ,  Ido OUZIEL ,  Sarathy JAYAKUMAR

IPC分类号： G06F9/30 ,  G06F15/80 ,  G06F9/50 ,  G06F9/48

CPC分类号： G06F9/30098 ,  G06F15/80 ,  G06F9/5005 ,  G06F9/4812

摘要： An apparatus and method for processing non-maskable interrupt source information. For example, one embodiment of a processor comprises: a plurality of cores comprising execution circuitry to execute instructions and process data; local interrupt circuitry comprising a plurality of registers to store interrupt-related data including non-maskable interrupt (NMI) data related to a first NMI; and non-maskable interrupt (NMI) processing mode selection circuitry, responsive to a request, to select between at least two NMI processing modes to process the first NMI including: a first NMI processing mode in which the plurality of registers are to store first data related to a first NMI, wherein no NMI source information related to a source of the NMI is included in the first data, and a second NMI processing mode in which the plurality of registers are to store both the first data related to the first NMI and second data comprising NMI source information indicating the NMI source.