利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

12 条记录 (耗时 0.015 秒)

    Providing data to registers between execution stages
    2.
    发明授权
    Providing data to registers between execution stages 有权
    在执行阶段之间向寄存器提供数据

    公开(公告)号：US08909903B1

    公开(公告)日：2014-12-09

    申请号：US13311184

    申请日：2011-12-05

    申请人： Hong-Yi Chen ,  Jensen Tjeng

    发明人： Hong-Yi Chen ,  Jensen Tjeng

    IPC分类号： G06F9/30

    CPC分类号： G06F9/3822 ,  G06F9/3873 ,  G06F9/3877

    摘要： In some implementations, a processor is provided having a buffer to store one or more instructions, a decoder configured to decode the one or more instructions and generate one or more decoded instructions, a processor register file to store one or more operands, and a plurality of execution units. Each execution unit includes a plurality of execution stages and a plurality of registers. The plurality of execution stages is configured to execute one or more decoded instructions using the one or more operands. The plurality of registers is positioned between the plurality of execution stages to latch data between the plurality of execution stages.

    摘要翻译： 在一些实施方式中，提供具有存储一个或多个指令的缓冲器的处理器，被配置为对一个或多个指令进行解码并生成一个或多个解码指令的解码器，用于存储一个或多个操作数的处理器寄存器文件和多个 的执行单位。 每个执行单元包括多个执行级和多个寄存器。 多个执行级被配置为使用一个或多个操作数来执行一个或多个解码指令。 多个寄存器位于多个执行级之间，以在多个执行级之间锁存数据。

    Processor instruction cache with dual-read modes
    4.
    发明授权
    Processor instruction cache with dual-read modes 有权
    具有双读模式的处理器指令缓存

    公开(公告)号：US08295110B2

    公开(公告)日：2012-10-23

    申请号：US13245551

    申请日：2011-09-26

    申请人： Sehat Sutardja ,  Jason T. Su ,  Hong-Yi Chen ,  Jason Sheu ,  Jensen Tjeng

    发明人： Sehat Sutardja ,  Jason T. Su ,  Hong-Yi Chen ,  Jason Sheu ,  Jensen Tjeng

    IPC分类号： G11C7/00

    CPC分类号： G06F12/0882 ,  G06F9/30054 ,  G06F9/30058 ,  G06F9/3804 ,  G06F9/3844 ,  G11C7/06 ,  G11C7/1018 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1078 ,  G11C7/1087 ,  G11C7/12 ,  G11C7/22 ,  G11C2207/2245 ,  G11C2207/2281 ,  Y02D10/13

    摘要： A processor including a cache memory, a decoder, a precharge circuit, a control module, and an amplifier module. The decoder generates a first word line signal to access first instructions stored in a first word line, and (ii) generates a second word line signal to access second instructions stored in the first word line or a second word line. The precharge circuit (i) precharges first bit lines connected to the first word line prior to accessing each of the first and second instructions. The control module adjusts a rate of a clock signal from a first rate to a second rate. The amplifier module accesses the first instructions based on (i) the first word line signal and (ii) the clock signal at the first rate, and accesses the second instructions based on (i) the second word line signal and (ii) the clock signal at the second rate.

    摘要翻译： 一种包括高速缓冲存储器，解码器，预充电电路，控制模块和放大器模块的处理器。 解码器产生第一字线信号以访问存储在第一字线中的第一指令，以及（ii）产生第二字线信号以访问存储在第一字线或第二字线中的第二指令。 预充电电路（i）在访问第一和第二指令中的每一个之前预先连接到第一字线的第一位线。 控制模块将时钟信号的速率从第一速率调整到第二速率。 放大器模块基于（i）第一字线信号和（ii）以第一速率的时钟信号来访问第一指令，并且基于（i）第二字线信号和（ii）时钟来访问第二指令 以第二速率发出信号。

    Data processing system with bypass reorder buffer having non-bypassable locations and combined load/store arithmetic logic unit and processing method thereof
    6.
    发明授权
    Data processing system with bypass reorder buffer having non-bypassable locations and combined load/store arithmetic logic unit and processing method thereof 有权
    具有旁路重排序缓冲器的数据处理系统具有不可旁路的位置和组合的加载/存储算术逻辑单元及其处理方法

    公开(公告)号：US07096345B1

    公开(公告)日：2006-08-22

    申请号：US10672774

    申请日：2003-09-26

    申请人： Hong-Yi Hubert Chen ,  Richard Yen-Ching Lee ,  Geoffrey Yung ,  Jensen Tjeng

    发明人： Hong-Yi Hubert Chen ,  Richard Yen-Ching Lee ,  Geoffrey Yung ,  Jensen Tjeng

    IPC分类号： G06F9/30

    CPC分类号： G06F9/3838 ,  G06F9/3828 ,  G06F9/3855 ,  G06F9/3857

    摘要： A data processing system for executing a plurality of instructions having a prescribed program order comprises a register file, a reorder buffer, and a plurality of functional units. The register file includes a plurality of registers to store data. The reorder buffer includes N buffer locations of which M buffer locations are bypassable and N−M buffer locations are non-bypassable, wherein N and M are integers and N>M. Each functional unit is capable of executing instructions regardless of the prescribed program order. The reorder buffer temporarily stores data corresponding to the plurality of instructions. When data of one of the plurality of instructions to be executed by a corresponding one of the plurality of functions units is temporarily stored in one of the M bypassable buffer locations, the reorder buffer transfers the data in one of the bypassable M buffer locations to the corresponding one of the functional units in order to execute the instruction. The register file also stores data corresponding to retired ones of the plurality of instructions.

    摘要翻译： 用于执行具有规定程序顺序的多个指令的数据处理系统包括寄存器文件，重新排序缓冲器和多个功能单元。 寄存器文件包括多个用于存储数据的寄存器。 重排序缓冲器包括N个缓冲器位置，其中M个缓冲器位置可旁路，N-M个缓冲器位置是不可旁路的，其中N和M是整数，N> M。 每个功能单元能够执行指令，而不管规定的程序顺序如何。 重新排序缓冲器临时存储与多条指令相对应的数据。 当要由多个功能单元中的相应一个功能单元执行的多个指令中的一个指令的数据被临时存储在M个可旁路缓冲器单元之一中时，重新排序缓冲器将一个可旁路M缓冲器位置中的数据传送到 相应的一个功能单元，以便执行该指令。 寄存器文件还存储与多个指令中的退出的指令相对应的数据。

    Variable length pipeline processor architecture
    7.
    发明授权
    Variable length pipeline processor architecture 有权
    可变长度流水线处理器架构

    公开(公告)号：US08074056B1

    公开(公告)日：2011-12-06

    申请号：US11070780

    申请日：2005-03-01

    申请人： Hong-Yi Chen ,  Jensen Tjeng

    发明人： Hong-Yi Chen ,  Jensen Tjeng

    IPC分类号： G06F9/00

    CPC分类号： G06F9/3822 ,  G06F9/3873 ,  G06F9/3877

    摘要： In one implementation, a pipeline processor is provided having a base architecture that includes one or more decoders operable to decode program instructions and generate one or more decoded instructions, and one or more execution units operable to execute the one or more decoded instructions. Each execution unit includes one or more execution pipeline stages. The pipeline processor architecture further includes one or more additional co-processor pipelines. The one or more decoders of the base architecture are operable to recognize one or more instructions to be processed by a given co-processor pipeline and pass the one or more recognized instructions to the given co-processor pipeline for decoding and execution.

    摘要翻译： 在一个实施方式中，提供了流水线处理器，其具有基本架构，其包括一个或多个解码器，其可操作以解码程序指令并生成一个或多个解码指令，以及一个或多个执行单元，用于执行一个或多个解码指令。 每个执行单元包括一个或多个执行流水线阶段。 流水线处理器架构还包括一个或多个附加协处理器管线。 基本架构的一个或多个解码器可操作以识别要由给定协处理器流水线处理的一个或多个指令，并将一个或多个识别的指令传递给给定的协处理器流水线进行解码和执行。

    PROCESSOR INSTRUCTION CACHE WITH DUAL-READ MODES
    9.
    发明申请
    PROCESSOR INSTRUCTION CACHE WITH DUAL-READ MODES 有权
    具有双读模式的处理器指令高速缓存

    公开(公告)号：US20120014196A1

    公开(公告)日：2012-01-19

    申请号：US13245551

    申请日：2011-09-26

    申请人： Sehat Sutardja ,  Jason T. Su ,  Hong-Yi Chen ,  Jason Sheu ,  Jensen Tjeng

    发明人： Sehat Sutardja ,  Jason T. Su ,  Hong-Yi Chen ,  Jason Sheu ,  Jensen Tjeng

    IPC分类号： G11C7/12 ,  G11C7/00

    CPC分类号： G06F12/0882 ,  G06F9/30054 ,  G06F9/30058 ,  G06F9/3804 ,  G06F9/3844 ,  G11C7/06 ,  G11C7/1018 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1078 ,  G11C7/1087 ,  G11C7/12 ,  G11C7/22 ,  G11C2207/2245 ,  G11C2207/2281 ,  Y02D10/13

    摘要： A processor including a cache memory, a decoder, a precharge circuit, a control module, and an amplifier module. The decoder generates a first word line signal to access first instructions stored in a first word line, and (ii) generates a second word line signal to access second instructions stored in the first word line or a second word line. The precharge circuit (i) precharges first bit lines connected to the first word line prior to accessing each of the first and second instructions. The control module adjusts a rate of a clock signal from a first rate to a second rate. The amplifier module accesses the first instructions based on (i) the first word line signal and (ii) the clock signal at the first rate, and accesses the second instructions based on (i) the second word line signal and (ii) the clock signal at the second rate.

    摘要翻译： 一种包括高速缓冲存储器，解码器，预充电电路，控制模块和放大器模块的处理器。 解码器产生第一字线信号以访问存储在第一字线中的第一指令，以及（ii）产生第二字线信号以访问存储在第一字线或第二字线中的第二指令。 预充电电路（i）在访问第一和第二指令中的每一个之前预先连接到第一字线的第一位线。 控制模块将时钟信号的速率从第一速率调整到第二速率。 放大器模块基于（i）第一字线信号和（ii）以第一速率的时钟信号来访问第一指令，并且基于（i）第二字线信号和（ii）时钟来访问第二指令 以第二速率发出信号。

    Processor instruction cache with dual-read modes
    10.
    发明授权
    Processor instruction cache with dual-read modes 有权
    具有双读模式的处理器指令缓存

    公开(公告)号：US08089823B2

    公开(公告)日：2012-01-03

    申请号：US12868341

    申请日：2010-08-25

    申请人： Sehat Sutardja ,  Jason T. Su ,  Hong-Yi Chen ,  Jason Sheu ,  Jensen Tjeng

    发明人： Sehat Sutardja ,  Jason T. Su ,  Hong-Yi Chen ,  Jason Sheu ,  Jensen Tjeng

    IPC分类号： G11C8/00

    CPC分类号： G11C7/1045 ,  G06F12/0877 ,  G06F12/0882 ,  G06F12/0893 ,  G06F2212/1028 ,  G11C7/1027 ,  G11C7/12 ,  G11C11/418 ,  G11C2207/104 ,  G11C2207/2245 ,  Y02D10/13

    摘要： A processor including a memory and a control module. The memory has an array of cells. The control module is configured to: determine a number of access cycles along a first word line; determine an extended period based on the number of the access cycles; generate a word line signal to maintain the first word line in an activated state during (i) an initial period and (ii) the extended period; and access a first cell during the extended period. The first cell is connected to the first word line. The control module is further configured to deactivate the word line and maintain the first word line in a deactivated state while accessing a second cell connected to the first word line. The accessing of the second cell is based on a bit line separation provided during the extended period.

    摘要翻译： 一种包括存储器和控制模块的处理器。 内存有一个单元格阵列。 控制模块被配置为：沿着第一字线确定多个访问周期; 基于访问周期的数量确定延长的周期; 生成字线信号以在（i）初始期间和（ii）延长期间内将第一字线维持在激活状态; 并在长时间内访问第一个单元。 第一个单元格连接到第一个字线。 控制模块还被配置为在访问连接到第一字线的第二单元时停用字线并将第一字线保持在去激活状态。 第二小区的访问是基于在延长的时间段内提供的位线分离。