公开(公告)号：US08601242B2

公开(公告)日：2013-12-03

申请号：US12653800

申请日：2009-12-18

申请人： Joshua B. Fryman ,  Andrew Thomas Forsyth ,  Edward Grochowski

发明人： Joshua B. Fryman ,  Andrew Thomas Forsyth ,  Edward Grochowski

IPC分类号： G06F9/00

CPC分类号： G06F9/3004 ,  G06F9/30087

摘要： A technique to perform a fast compare-exchange operation is disclosed. More specifically, a machine-readable medium, processor, and system are described that implement a fast compare-exchange operation as well as a cache line mark operation that enables the fast compare-exchange operation.

摘要翻译： 公开了一种执行快速比较交换操作的技术。 更具体地，描述了实现快速比较交换操作以及启用快速比较交换操作的高速缓存行标记操作的机器可读介质，处理器和系统。

公开(公告)号：US20120155885A1

公开(公告)日：2012-06-21

申请号：US12974524

申请日：2010-12-21

申请人： Eric C. Hannah ,  John L. Gustafson ,  Shivani A. Sud ,  Nicholas P. Carter ,  Joshua B. Fryman ,  Roy Want

发明人： Eric C. Hannah ,  John L. Gustafson ,  Shivani A. Sud ,  Nicholas P. Carter ,  Joshua B. Fryman ,  Roy Want

IPC分类号： H04B10/10

CPC分类号： H04B10/1143

摘要： In some embodiments a light transceiver is associated with a computing rack and is adapted to transmit and/or receive one or more light beams via air to and/or from a second light transceiver associated with a second computing rack to communicate information between the computing rack and the second computing rack. Other embodiments are described and claimed.

摘要翻译： 在一些实施例中，光收发器与计算机架相关联，并且适于经由空气经由空气传送和/或接收与第二计算机架相关联的第二光收发器和/或从第二光收发器接收一个或多个光束，以在计算机架 和第二个计算机架。 描述和要求保护其他实施例。

公开(公告)号：US20150378731A1

公开(公告)日：2015-12-31

申请号：US14319265

申请日：2014-06-30

申请人： PATRICK P. LAI ,  ETHAN SCHUCHMAN ,  DAVID KEPPEL ,  DENIS M. KHARTIKOV ,  POLYCHRONIS XEKALAKIS ,  JOSHUA B. FRYMAN ,  ALLAN D. KNIES ,  NAVEEN NEELAKANTAM ,  GREGOR STELLPFLUG ,  JOHN H. KELM ,  MIREM HYUSEINOVA ,  DEMOS PAVLOU ,  JAROSLAW TOPP

发明人： PATRICK P. LAI ,  ETHAN SCHUCHMAN ,  DAVID KEPPEL ,  DENIS M. KHARTIKOV ,  POLYCHRONIS XEKALAKIS ,  JOSHUA B. FRYMAN ,  ALLAN D. KNIES ,  NAVEEN NEELAKANTAM ,  GREGOR STELLPFLUG ,  JOHN H. KELM ,  MIREM HYUSEINOVA ,  DEMOS PAVLOU ,  JAROSLAW TOPP

IPC分类号： G06F9/30 ,  G06F15/76

CPC分类号： G06F15/76 ,  G06F9/30174 ,  G06F9/3824 ,  G06F9/3832 ,  G06F9/4552

摘要： Various different embodiments of the invention are described including: (1) a method and apparatus for intelligently allocating threads within a binary translation system; (2) data cache way prediction guided by binary translation code morphing software; (3) fast interpreter hardware support on the data-side; (4) out-of-order retirement; (5) decoupled load retirement in an atomic OOO processor; (6) handling transactional and atomic memory in an out-of-order binary translation based processor; and (7) speculative memory management in a binary translation based out of order processor.

摘要翻译： 描述了本发明的各种不同的实施例，包括：（1）用于在二进制翻译系统内智能分配线程的方法和装置; （2）由二进制翻译代码变形软件引导的数据缓存方式预测; （3）数据端的快速解释器硬件支持; （4）无序退休; （5）在原子处理器中解耦负载退休; （6）处理基于二进制翻译的处理器中的事务和原子存储器; 和（7）基于二进制翻译的按顺序处理器的推测内存管理。

公开(公告)号：US20140095896A1

公开(公告)日：2014-04-03

申请号：US13630738

申请日：2012-09-28

申请人： Nicholas P. Carter ,  Joshua B. Fryman ,  Robert C. Knauerhase ,  Aditya B. Agrawal ,  Josep Torrellas

发明人： Nicholas P. Carter ,  Joshua B. Fryman ,  Robert C. Knauerhase ,  Aditya B. Agrawal ,  Josep Torrellas

IPC分类号： G06F1/26

CPC分类号： G06F1/26

摘要： A processor includes at least one power domain, each power domain including at least one core that switchably receives power supply from a voltage regulator and switchably receives a clock signal from a clock source, a cache, and at least one control registers having stored thereon data indicating power management states of the at least one power domain and the cache.

摘要翻译： 处理器包括至少一个功率域，每个功率域包括至少一个核心，其可切换地从电压调节器接收电源，并且可切换地从时钟源接收时钟信号，高速缓存和至少一个控制寄存器，其中存储有数据 指示至少一个功率域和高速缓存的功率管理状态。

公开(公告)号：US08312225B2

公开(公告)日：2012-11-13

申请号：US13156777

申请日：2011-06-09

申请人： Joshua B. Fryman ,  Mohan Rajagopalan ,  Anwar Ghuloum

发明人： Joshua B. Fryman ,  Mohan Rajagopalan ,  Anwar Ghuloum

IPC分类号： G06F12/00

CPC分类号： G06F12/0817 ,  G06F12/0822

摘要： In one embodiment, a multi-core processor having cores each associated with a cache memory, can operate such that when a first core is to access data owned by a second core present in a cache line associated with the second core, responsive to a request from the first core, cache coherency state information associated with the cache line is not updated. A coherence engine associated with the processor may receive the data access request and determine that the data is of a memory page owned by the first core and convert the data access request to a non-cache coherent request. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，具有每个与高速缓存存储器相关联的核心的多核处理器可以操作，使得当第一核心要访问存在于与第二核心相关联的高速缓存行中的第二核心拥有的数据时，响应于请求 从第一核心，与高速缓存行相关联的高速缓存一致性状态信息不被更新。 与处理器相关联的相干引擎可以接收数据访问请求，并确定数据是由第一核心拥有的存储器页面，并将数据访问请求转换为非高速缓存一致性请求。 描述和要求保护其他实施例。

公开(公告)号：US20110238926A1

公开(公告)日：2011-09-29

申请号：US13156777

申请日：2011-06-09

申请人： Joshua B. Fryman ,  Mohan Rajagopalan ,  Anwar Ghuloum

发明人： Joshua B. Fryman ,  Mohan Rajagopalan ,  Anwar Ghuloum

IPC分类号： G06F12/08

CPC分类号： G06F12/0817 ,  G06F12/0822

摘要： In one embodiment, a multi-core processor having cores each associated with a cache memory, can operate such that when a first core is to access data owned by a second core present in a cache line associated with the second core, responsive to a request from the first core, cache coherency state information associated with the cache line is not updated. A coherence engine associated with the processor may receive the data access request and determine that the data is of a memory page owned by the first core and convert the data access request to a non-cache coherent request. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，具有每个与高速缓存存储器相关联的核心的多核处理器可以操作，使得当第一核心要访问存在于与第二核心相关联的高速缓存行中的第二核心拥有的数据时，响应于请求 从第一核心，与高速缓存行相关联的高速缓存一致性状态信息不被更新。 与处理器相关联的相干引擎可以接收数据访问请求，并确定数据是由第一核心拥有的存储器页面，并将数据访问请求转换为非高速缓存一致性请求。 描述和要求保护其他实施例。

公开(公告)号：US07984244B2

公开(公告)日：2011-07-19

申请号：US12005785

申请日：2007-12-28

申请人： Joshua B. Fryman ,  Mohan Rajagopalan ,  Anwar Ghuloum

发明人： Joshua B. Fryman ,  Mohan Rajagopalan ,  Anwar Ghuloum

IPC分类号： G06F12/00

CPC分类号： G06F12/0817 ,  G06F12/0822

摘要： In one embodiment, a multi-core processor having cores each associated with a cache memory, can operate such that when a first core is to access data owned by a second core present in a cache line associated with the second core, responsive to a request from the first core, cache coherency state information associated with the cache line is not updated. A coherence engine associated with the processor may receive the data access request and determine that the data is of a memory page owned by the first core and convert the data access request to a non-cache coherent request. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，具有每个与高速缓存存储器相关联的核心的多核处理器可以操作，使得当第一核心要访问存在于与第二核心相关联的高速缓存行中的第二核心拥有的数据时，响应于请求 从第一核心，与高速缓存行相关联的高速缓存一致性状态信息不被更新。 与处理器相关联的相干引擎可以接收数据访问请求，并确定数据是由第一核心拥有的存储器页面，并将数据访问请求转换为非高速缓存一致性请求。 描述和要求保护其他实施例。

公开(公告)号：US20090172294A1

公开(公告)日：2009-07-02

申请号：US12005785

申请日：2007-12-28

申请人： Joshua B. Fryman ,  Mohan Rajagopalan ,  Anwar Ghuloum

发明人： Joshua B. Fryman ,  Mohan Rajagopalan ,  Anwar Ghuloum

IPC分类号： G06F12/00

CPC分类号： G06F12/0817 ,  G06F12/0822

摘要： In one embodiment, a multi-core processor having cores each associated with a cache memory, can operate such that when a first core is to access data owned by a second core present in a cache line associated with the second core, responsive to a request from the first core, cache coherency state information associated with the cache line is not updated. A coherence engine associated with the processor may receive the data access request and determine that the data is of a memory page owned by the first core and convert the data access request to a non-cache coherent request. Other embodiments are described and claimed.

摘要翻译： 在一个实施例中，具有每个与高速缓存存储器相关联的核心的多核处理器可以操作，使得当第一核心要访问存在于与第二核心相关联的高速缓存行中的第二核心拥有的数据时，响应于请求 从第一核心，与高速缓存行相关联的高速缓存一致性状态信息不被更新。 与处理器相关联的相干引擎可以接收数据访问请求，并确定数据是由第一核心拥有的存储器页面，并将数据访问请求转换为非高速缓存一致性请求。 描述和要求保护其他实施例。

公开(公告)号：US20220222075A1

公开(公告)日：2022-07-14

申请号：US17712104

申请日：2022-04-02

申请人： Robert S. Pawlowski ,  Scott N. Cline ,  Jason Howard ,  Joshua B. Fryman ,  Ivan B. Ganev

发明人： Robert S. Pawlowski ,  Scott N. Cline ,  Jason Howard ,  Joshua B. Fryman ,  Ivan B. Ganev

IPC分类号： G06F9/30 ,  G06F12/02 ,  G06F12/1081

摘要： In one embodiment, a processor includes decode circuitry and memory offload circuitry. The decode circuitry decodes an instruction to perform a direct memory access (DMA) operation, which includes an opcode and one or more fields. The opcode indicates a type of DMA operation to be performed. The one or more fields indicate a destination memory region and one or more data operands. The memory offload circuitry offloads the instruction from an execution pipeline and performs the DMA operation.

公开(公告)号：US20150095542A1

公开(公告)日：2015-04-02

申请号：US14040676

申请日：2013-09-28

申请人： Allan D. Knies ,  David Pardo Keppel ,  Dong Hyuk Woo ,  Joshua B. Fryman

发明人： Allan D. Knies ,  David Pardo Keppel ,  Dong Hyuk Woo ,  Joshua B. Fryman

IPC分类号： G06F13/40

CPC分类号： G06F13/4068 ,  G06F9/52 ,  G06F15/17318 ,  G06F15/17325

摘要： A collective communication apparatus and method for parallel computing systems. For example, one embodiment of an apparatus comprises a plurality of processor elements (PEs); collective interconnect logic to dynamically form a virtual collective interconnect (VCI) between the PEs at runtime without global communication among all of the PEs, the VCI defining a logical topology between the PEs in which each PE is directly communicatively coupled to a only a subset of the remaining PEs; and execution logic to execute collective operations across the PEs, wherein one or more of the PEs receive first results from a first portion of the subset of the remaining PEs, perform a portion of the collective operations, and provide second results to a second portion of the subset of the remaining PEs.

摘要翻译： 一种用于并行计算系统的集体通信装置和方法。 例如，设备的一个实施例包括多个处理器元件（PE）; 集体互连逻辑以在运行时动态地在PE之间形成虚拟集体互连（VCI），而不在所有PE之间进行全局通信，VCI在PE之间定义逻辑拓扑，其中每个PE直接通信地耦合到仅一个子集 余下的PE; 以及用于在所述PE之间执行集合操作的执行逻辑，其中所述PE中的一个或多个从所述剩余PE的子集的第一部分接收到第一结果，执行所述集体操作的一部分，并且将第二结果提供给 其余PE的子集。