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    Majority voting logic circuit for dual bus width
    1.
    发明授权
    Majority voting logic circuit for dual bus width 有权
    双总线宽度多数投票逻辑电路

    公开(公告)号：US08069403B2

    公开(公告)日：2011-11-29

    申请号：US12166174

    申请日：2008-07-01

    申请人： Omprakash Bisen ,  Karthikeyan Ramamurthi ,  Hima Bindu

    发明人： Omprakash Bisen ,  Karthikeyan Ramamurthi ,  Hima Bindu

    IPC分类号： H03M7/00

    CPC分类号： G06F13/4234 ,  Y02D10/14 ,  Y02D10/151

    摘要： A circuit is presented for determining whether or not to invert a bus, for example a data bus that is operable having multiple widths. The circuit includes comparison circuitry that can receive both the current and next values for the bus and individually compare the current and next values of the bits on the bus to determine whether these have changed. A voting circuit receives the result of these determinations and also receives an indication of width with which the bus is being operated. The voting circuit then determines a bus inversion values based upon whether the number of bits on the data that have changed exceed a value that depends upon the indication of bus width.

    摘要翻译： 呈现用于确定是否反转总线的电路，例如可操作具有多个宽度的数据总线。 电路包括可以接收总线的当前值和下一个值的比较电路，并且单独地比较总线上的位的当前值和下一个值，以确定这些值是否已改变。 投票电路接收这些确定的结果，并且还接收总线正在操作的宽度的指示。 然后，投票电路基于是否已经改变的数据上的比特数超过取决于总线宽度的指示的值来确定总线反转值。

    High bandwidth datapath load and test of multi-level memory cells
    2.
    发明授权
    High bandwidth datapath load and test of multi-level memory cells 有权
    高带宽数据路径负载和多级存储单元的测试

    公开(公告)号：US07327605B2

    公开(公告)日：2008-02-05

    申请号：US11646687

    申请日：2006-12-28

    申请人： Daniel R. Elmhurst ,  Karthikeyan Ramamurthi ,  Quan H. Ngo ,  Robert L. Melcher

    发明人： Daniel R. Elmhurst ,  Karthikeyan Ramamurthi ,  Quan H. Ngo ,  Robert L. Melcher

    IPC分类号： G11C16/06

    CPC分类号： G11C11/5628 ,  G11C11/56 ,  G11C16/04 ,  G11C16/10 ,  G11C29/16 ,  G11C29/36 ,  G11C29/38 ,  G11C29/50004 ,  G11C29/52 ,  G11C2029/5002 ,  G11C2211/5641

    摘要： An apparatus and technique for testing of multi-level cells (MLC) in a memory storage device using a high bandwidth data path architecture. The technique includes hardware for obtaining a first data and a second data from a multilevel cell memory. The first data is different from the second data. The first data and second data are compared and, based at least in part on this comparison, the multilevel cell memory is programmed. Programming the multilevel cell memory includes accessing memory cells in the multilevel cell memory and determining the number of bits per memory cell of the first data that need programming.

    摘要翻译： 一种用于使用高带宽数据路径架构在存储器存储设备中测试多级单元（MLC）的装置和技术。 该技术包括用于从多级单元存储器获得第一数据和第二数据的硬件。 第一数据与第二数据不同。 比较第一数据和第二数据，并且至少部分地基于该比较，对多电平单元存储器进行编程。 编程多电平单元存储器包括访问多电平单元存储器中的存储单元，并确定需要编程的第一数据的每个存储单元的位数。

    High bandwidth datapath load and test of multi-level memory cells
    3.
    发明授权
    High bandwidth datapath load and test of multi-level memory cells 失效
    高带宽数据路径负载和多级存储单元的测试

    公开(公告)号：US07177186B2

    公开(公告)日：2007-02-13

    申请号：US11391509

    申请日：2006-03-28

    申请人： Daniel R. Elmhurst ,  Karthikeyan Ramamurthi ,  Quan H. Ngo ,  Robert L. Melcher

    发明人： Daniel R. Elmhurst ,  Karthikeyan Ramamurthi ,  Quan H. Ngo ,  Robert L. Melcher

    IPC分类号： G11C16/06

    CPC分类号： G11C11/5628 ,  G11C11/56 ,  G11C16/04 ,  G11C16/10 ,  G11C29/16 ,  G11C29/36 ,  G11C29/38 ,  G11C29/50004 ,  G11C29/52 ,  G11C2029/5002 ,  G11C2211/5641

    摘要： An apparatus and technique for testing of multi-level cells (MLC) in a memory storage device using a high bandwidth data path architecture. The technique includes hardware for obtaining a first data and a second data from a multilevel cell memory. The first data is different from the second data. The first data and second data are compared and, based at least in part on this comparison, the multilevel cell memory is programmed. Programming the multilevel cell memory includes accessing memory cells in the multilevel cell memory and determining the number of bits per memory cell of the first data that need programming.

    摘要翻译： 一种用于使用高带宽数据路径架构在存储器存储设备中测试多级单元（MLC）的装置和技术。 该技术包括用于从多级单元存储器获得第一数据和第二数据的硬件。 第一数据与第二数据不同。 比较第一数据和第二数据，并且至少部分地基于该比较，对多电平单元存储器进行编程。 编程多电平单元存储器包括访问多电平单元存储器中的存储单元，并确定需要编程的第一数据的每个存储单元的位数。

    High bandwidth datapath load and test of multi-level memory cells
    5.
    发明申请
    High bandwidth datapath load and test of multi-level memory cells 失效
    高带宽数据路径负载和多级存储单元的测试

    公开(公告)号：US20060193172A1

    公开(公告)日：2006-08-31

    申请号：US11391509

    申请日：2006-03-28

    申请人： Daniel Elmhurst ,  Karthikeyan Ramamurthi ,  Quan Ngo ,  Robert Melcher

    发明人： Daniel Elmhurst ,  Karthikeyan Ramamurthi ,  Quan Ngo ,  Robert Melcher

    IPC分类号： G11C11/34 ,  G11C16/04

    CPC分类号： G11C11/5628 ,  G11C11/56 ,  G11C16/04 ,  G11C16/10 ,  G11C29/16 ,  G11C29/36 ,  G11C29/38 ,  G11C29/50004 ,  G11C29/52 ,  G11C2029/5002 ,  G11C2211/5641

    摘要： An apparatus and technique for testing of multi-level cells (MLC) in a memory storage device using a high bandwidth data path architecture. The technique includes hardware for obtaining a first data and a second data from a multilevel cell memory. The first data is different from the second data. The first data and second data are compared and, based at least in part on this comparison, the multilevel cell memory is programmed. Programming the multilevel cell memory includes accessing memory cells in the multilevel cell memory and determining the number of bits per memory cell of the first data that need programming.

    摘要翻译： 一种用于使用高带宽数据路径架构在存储器存储设备中测试多级单元（MLC）的装置和技术。 该技术包括用于从多级单元存储器获得第一数据和第二数据的硬件。 第一数据与第二数据不同。 比较第一数据和第二数据，并且至少部分地基于该比较，对多电平单元存储器进行编程。 编程多电平单元存储器包括访问多电平单元存储器中的存储单元，并确定需要编程的第一数据的每个存储单元的位数。

    Flash memory with coarse/fine gate step programming
    6.
    发明授权
    Flash memory with coarse/fine gate step programming 失效
    具有粗/精门步骤编程的闪存

    公开(公告)号：US07057934B2

    公开(公告)日：2006-06-06

    申请号：US10880357

    申请日：2004-06-29

    申请人： Sreeram Krishnamachari ,  Karthikeyan Ramamurthi

    发明人： Sreeram Krishnamachari ,  Karthikeyan Ramamurthi

    IPC分类号： G11C16/04

    CPC分类号： G11C16/3454 ,  G11C16/3459

    摘要： A flash memory includes multi-level cells (MLC) that are programmed with a combination of coarse gate voltage steps and fine gate voltage steps. The multi-level cells include floating gate transistors that are programmed by modifying the threshold voltages of the floating gate transistors. Coarse gate voltage steps are used until the threshold voltage any of the transistors being programmed reaches a reference value, and fine steps are used thereafter.

    摘要翻译： 闪速存储器包括通过粗栅极电压阶跃和精细栅极电压阶跃的组合来编程的多电平单元（MLC）。 多电平单元包括通过修改浮置栅晶体管的阈值电压来编程的浮栅晶体管。 使用粗栅极电压阶跃直到阈值电压被编程的任何晶体管达到参考值，此后使用精细步骤。

    Majority Voting Logic Circuit for Dual Bus Width
    7.
    发明申请
    Majority Voting Logic Circuit for Dual Bus Width 有权
    双总线宽度的多数投票逻辑电路

    公开(公告)号：US20100005373A1

    公开(公告)日：2010-01-07

    申请号：US12166174

    申请日：2008-07-01

    申请人： Omprakash Bisen ,  Karthikeyan Ramamurthi ,  Hima Bindu

    发明人： Omprakash Bisen ,  Karthikeyan Ramamurthi ,  Hima Bindu

    IPC分类号： G06F11/08

    CPC分类号： G06F13/4234 ,  Y02D10/14 ,  Y02D10/151

    摘要： A circuit is presented for determining whether or not to invert a bus, for example a data bus that is operable having multiple widths. The circuit includes comparison circuitry that can receive both the current and next values for the bus and individually compare the current and next values of the bits on the bus to determine whether these have changed. A voting circuit receives the result of these determinations and also receives an indication of width with which the bus is being operated. The voting circuit then determines a bus inversion values based upon whether the number of bits on the data that have changed exceed a value that depends upon the indication of bus width.

    摘要翻译： 呈现用于确定是否反转总线的电路，例如可操作具有多个宽度的数据总线。 电路包括可以接收总线的当前值和下一个值的比较电路，并且单独地比较总线上的位的当前值和下一个值，以确定这些值是否已改变。 投票电路接收这些确定的结果，并且还接收总线正在操作的宽度的指示。 然后，投票电路基于是否已经改变的数据上的比特数超过取决于总线宽度的指示的值来确定总线反转值。

    HIGH BANDWIDTH DATAPATH LOAD AND TEST OF MULTI-LEVEL MEMORY CELLS
    8.
    发明申请
    HIGH BANDWIDTH DATAPATH LOAD AND TEST OF MULTI-LEVEL MEMORY CELLS 有权
    高带宽数字负载和多级记忆体的测试

    公开(公告)号：US20080008010A1

    公开(公告)日：2008-01-10

    申请号：US11646687

    申请日：2006-12-28

    申请人： Daniel Elmhurst ,  Karthikeyan Ramamurthi ,  Quan Ngo ,  Robert Melcher

    发明人： Daniel Elmhurst ,  Karthikeyan Ramamurthi ,  Quan Ngo ,  Robert Melcher

    IPC分类号： G11C16/04 ,  G11C11/34

    CPC分类号： G11C11/5628 ,  G11C11/56 ,  G11C16/04 ,  G11C16/10 ,  G11C29/16 ,  G11C29/36 ,  G11C29/38 ,  G11C29/50004 ,  G11C29/52 ,  G11C2029/5002 ,  G11C2211/5641

    摘要： An apparatus and technique for testing of multi-level cells (MLC) in a memory storage device using a high bandwidth data path architecture. The technique includes hardware for obtaining a first data and a second data from a multilevel cell memory. The first data is different from the second data. The first data and second data are compared and, based at least in part on this comparison, the multilevel cell memory is programmed. Programming the multilevel cell memory includes accessing memory cells in the multilevel cell memory and determining the number of bits per memory cell of the first data that need programming.

    摘要翻译： 一种用于使用高带宽数据路径架构在存储器存储设备中测试多级单元（MLC）的装置和技术。 该技术包括用于从多级单元存储器获得第一数据和第二数据的硬件。 第一数据与第二数据不同。 比较第一数据和第二数据，并且至少部分地基于该比较，对多电平单元存储器进行编程。 编程多电平单元存储器包括访问多电平单元存储器中的存储单元，并确定需要编程的第一数据的每个存储单元的位数。