公开(公告)号：US20050233562A1

公开(公告)日：2005-10-20

申请号：US10827202

申请日：2004-04-19

申请人： Olubunmi Adetutu ,  Lynne Michaelson ,  Kathleen Yu ,  Robert Jones

发明人： Olubunmi Adetutu ,  Lynne Michaelson ,  Kathleen Yu ,  Robert Jones

IPC分类号： H01L21/28 ,  H01L21/3205 ,  H01L21/4763 ,  H01L21/8238 ,  H01L23/62 ,  H01L29/49 ,  H01L29/78

CPC分类号： H01L21/823842 ,  B82Y10/00 ,  B82Y30/00 ,  C23C16/042 ,  H01L21/28079 ,  H01L29/495 ,  H01L29/4958 ,  H01L29/7833

摘要： One embodiment forms a gate dielectric layer over a substrate and then selectively deposits a first metal layer over portions of the gate dielectric layer in which a first device type will be formed. A second metal layer, different from the first metal layer, is formed over exposed portions of the gate dielectric layer in which a second device type will be formed. Each of the first and second device types will have different work functions because each will include a different metal in direct contact with the gate dielectric. In one embodiment, the selective deposition of the first metal layer is performed by ALD and with the use of an inhibitor layer which is selectively formed over the gate dielectric layer such that the first metal layer may be selectively deposited on only those portions of the gate dielectric layer which are not covered by the inhibitor layer.

摘要翻译： 一个实施例在衬底上形成栅极电介质层，然后在其中将形成第一器件类型的栅极电介质层的部分上选择性地沉积第一金属层。 不同于第一金属层的第二金属层形成在将形成第二器件类型的栅极电介质层的暴露部分上。 第一和第二装置类型中的每一种将具有不同的功函数，因为每个将包括与栅极电介质直接接触的不同金属。 在一个实施例中，第一金属层的选择性沉积由ALD执行，并且使用抑制层，其选择性地形成在栅极电介质层上，使得第一金属层可以仅选择性地沉积在栅极的那些部分 未被抑制层覆盖的介电层。

公开(公告)号：US20070072334A1

公开(公告)日：2007-03-29

申请号：US11239282

申请日：2005-09-29

申请人： Marius Orlowski ,  Kathleen Yu

发明人： Marius Orlowski ,  Kathleen Yu

IPC分类号： H01L21/00 ,  H01L21/8236

CPC分类号： H01L21/76835 ,  H01L21/76808 ,  H01L21/76811

摘要： A semiconductor fabrication process includes forming a first etch mask (131) that defines a first opening (132) and a second etch mask (140) that defines a second opening (142) overlying an interlevel dielectric (ILD) (108). The ILD (108) is etched to form a first via (154) defined by the first opening (132) and a second via (152) defined by the second opening (142). The first etch mask (131) may include a patterned hard mask layer (122) and the second etch mask may be a patterned photoresist layer (140). The first etch mask may further include spacers (130) adjacent sidewalls of the patterned hard mask layer (122). The patterned hard mask layer (122) may be a titanium nitride and the spacers (130) may be silicon nitride. The ILD (108) may be an CVD low-k dielectric layer overlying a CVD low-k etch stop layer (ESL) (106).

摘要翻译： 半导体制造工艺包括形成限定第一开口（132）的第一蚀刻掩模（131）和限定覆盖层间电介质（IL））的第二开口（142）的第二蚀刻掩模（140）。 蚀刻ILD（108）以形成由第一开口（132）限定的第一通孔（154）和由第二开口（142）限定的第二通孔（152）。 第一蚀刻掩模（131）可以包括图案化的硬掩模层（122），并且第二蚀刻掩模可以是图案化的光致抗蚀剂层（140）。 第一蚀刻掩模还可以包括与图案化的硬掩模层（122）的侧壁相邻的间隔物（130）。 图案化的硬掩模层（122）可以是氮化钛，并且间隔物（130）可以是氮化硅。 ILD（108）可以是覆盖CVD低k蚀刻停止层（ESL）（106）的CVD低k电介质层。

公开(公告)号：US20050042867A1

公开(公告)日：2005-02-24

申请号：US10946758

申请日：2004-09-22

申请人： Hector Sanchez ,  Michael Mendicino ,  Byoung Min ,  Kathleen Yu

发明人： Hector Sanchez ,  Michael Mendicino ,  Byoung Min ,  Kathleen Yu

IPC分类号： H01L21/02 ,  H01L21/768 ,  H01L21/84 ,  H01L23/48 ,  H01L23/522 ,  H01L27/06 ,  H01L27/12 ,  H01L21/20

CPC分类号： H01L27/0688 ,  H01L21/76838 ,  H01L21/76898 ,  H01L21/84 ,  H01L23/481 ,  H01L23/5223 ,  H01L27/1203 ,  H01L28/40 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor (10) has an active device, such as a transistor, with a directly underlying passive device, such as a capacitor (75, 77, 79), that are connected by a via or conductive region (52) and interconnect (68, 99). The via or conductive region (52) contacts a bottom surface of a diffusion or source region (22) of the transistor and contacts a first (75) of the capacitor electrodes. A laterally positioned vertical via (32, 54, 68) and interconnect (99) contacts a second (79) of the capacitor electrodes. A metal interconnect or conductive material (68) may be used as a power plane that saves circuit area by implementing the power plane underneath the transistor rather than adjacent the transistor.

摘要翻译： 半导体（10）具有诸如晶体管的有源器件，其具有通过通孔或导电区域（52）和互连（68）连接的直接下伏的无源器件，例如电容器（75,77,79） ，99）。 通孔或导电区域（52）接触晶体管的扩散或源极区域（22）的底表面并与第一（75）电容器电极接触。 横向定位的垂直通孔（32,54,68）和互连件（99）接触电容器电极的第二（79）。 金属互连或导电材料（68）可以用作通过在晶体管下面实现功率平面而不是与晶体管相邻来节省电路面积的功率面。

公开(公告)号：US20050035459A1

公开(公告)日：2005-02-17

申请号：US10946675

申请日：2004-09-22

申请人： Kathleen Yu ,  Kirk Strozewski ,  Janos Farkas ,  Hector Sanchez ,  Yeong-Jyh Lii

发明人： Kathleen Yu ,  Kirk Strozewski ,  Janos Farkas ,  Hector Sanchez ,  Yeong-Jyh Lii

IPC分类号： H01L21/3205 ,  H01L21/768 ,  H01L23/52 ,  H01L23/528 ,  H01L21/4763 ,  H01L21/44 ,  H01L29/40

CPC分类号： H01L23/5283 ,  H01L21/76807 ,  H01L21/76816 ,  H01L2924/0002 ,  H01L2924/3011 ,  H01L2924/00

摘要： A conductive line varies in thickness to assist in overcoming RC delays and noise coupling. By varying line thickness, variation in conductor width is avoided if necessary to maintain a specified minimum pitch between conductors while maintaining predetermined desired RC parameters and noise characteristics of the conductive line. Conductor depth variation is achieved by etching a dielectric layer to different thicknesses. A subsequent conductive fill over the dielectric layer and in the differing thicknesses results in a conductive line that varies in thickness. Different conductive line thicknesses available at a particular metal level can additionally be used for semiconductor structures other than a signal or a power supply conductive line, such as a contact, a via or an electrode of a device. The thickness analysis required to determine how interconnect thickness is varied in order to meet a desired design criteria may be automated and provided as a CAD tool.

摘要翻译： 导线的厚度变化，有助于克服RC延迟和噪声耦合。 通过改变线路厚度，如果需要在导体之间保持规定的最小间距，同时保持预定的期望的RC参数和导线的噪声特性，则避免导体宽度的变化。 通过将介电层蚀刻成不同的厚度来实现导体深度变化。 电介质层上的不同厚度的导电填充导致厚度变化的导线。 在特定金属水平可用的不同的导线厚度可以另外用于除信号或电源导线之外的半导体结构，例如器件的触点，通孔或电极。 为了满足期望的设计标准，确定互连厚度如何变化所需的厚度分析可以是自动化的并且作为CAD工具提供。