公开(公告)号：US20140052956A1

公开(公告)日：2014-02-20

申请号：US13969562

申请日：2013-08-17

申请人： Laurent MOLL

发明人： Laurent MOLL

IPC分类号： G06F12/02

CPC分类号： G06F12/1036 ,  G06F12/0207 ,  G06F12/0215 ,  G06F12/0811 ,  G06F12/1027 ,  G06F12/1081 ,  G06F17/5009 ,  G06F2212/681

摘要： A multi-dimension engine, connected to a system TLB, generates sequences of addresses to request page address translation prefetch requests in advance of predictable accesses to elements within data arrays. Prefetch requests are filtered to avoid redundant requests of translations to the same page. Prefetch requests run ahead of data accesses but are tethered to within a reasonable range. The number of pending prefetches are limited. A system TLB stores a number of translations, the number being relative to the dimensions of the range of elements accessed from within the data array.

摘要翻译： 连接到系统TLB的多维引擎在对数据阵列内的元素的可预测访问之前产生地址序列以请求页面地址转换预取请求。 预取提取请求被过滤以避免翻译到同一页面的冗余请求。 预取请求在数据访问之前运行，但系在一个合理的范围内。 待处理的预取数量有限。 系统TLB存储多个翻译，该数字相对于从数据阵列内访问的元素的范围的维数而言。

公开(公告)号：US20140052919A1

公开(公告)日：2014-02-20

申请号：US13969451

申请日：2013-08-16

申请人： Laurent MOLL ,  Jean-Jacques LECLER ,  Philippe BOUCARD

发明人： Laurent MOLL ,  Jean-Jacques LECLER ,  Philippe BOUCARD

IPC分类号： G06F12/10 ,  G06F17/50 ,  G06F12/08

CPC分类号： G06F12/1036 ,  G06F12/0207 ,  G06F12/0215 ,  G06F12/0811 ,  G06F12/1027 ,  G06F12/1081 ,  G06F17/5009 ,  G06F2212/681

摘要： System TLBs are integrated within an interconnect, use a and share a transport network to connect to a shared walker port. Transactions are able to pass STLB allocation information through a second initiator side interconnect, in a way that interconnects can be cascaded, so as to allow initiators to control a shared STLB within the first interconnect. Within the first interconnect, multiple STLBs share an intermediate-level translation cache that improves performance when there is locality between requests to the two STLBs.

摘要翻译： 系统TLB集成在互连中，使用并共享传输网络连接到共享步进端口。 事务能够通过第二发起方侧互连传递STLB分配信息，其中互连可以级联，以便允许发起者控制第一互连中的共享STLB。 在第一个互连中，多个STLB共享中间级转换缓存，当在两个STLB的请求之间存在局部性时，可提高性能。

公开(公告)号：US07366092B2

公开(公告)日：2008-04-29

申请号：US10684871

申请日：2003-10-14

申请人： Laurent Moll ,  Barton J. Sano ,  Thomas Albert Petersen

发明人： Laurent Moll ,  Barton J. Sano ,  Thomas Albert Petersen

IPC分类号： H04J1/16 ,  H04L12/28

CPC分类号： H04L45/60 ,  H04L45/00 ,  H04L45/54 ,  H04L45/745 ,  H04L49/109

摘要： A multiprocessor switching device substantially implemented on a single CMOS integrated circuit is described in connection with a parallel routing scheme for calculating routing information for incoming packets. Using the programmable hash and route routing scheme, a hash and route circuit can be programmed for a variety of applications, such as routing, flow-splitting or load balancing.

摘要翻译： 结合用于计算输入分组的路由信息​​的并行路由方案来描述基本上在单个CMOS集成电路上实现的多处理器交换设备。 使用可编程散列和路由路由方案，哈希和路由电路可以针对各种应用进行编程，例如路由，流分解或负载平衡。

公开(公告)号：US20070214323A1

公开(公告)日：2007-09-13

申请号：US11559133

申请日：2006-11-13

申请人： Laurent Moll ,  Seungyoon Song ,  Peter Glaskowsky ,  Yu Cheng

发明人： Laurent Moll ,  Seungyoon Song ,  Peter Glaskowsky ,  Yu Cheng

IPC分类号： G06F13/28

CPC分类号： G06F12/0802 ,  G06F1/3203 ,  G06F1/3225 ,  G06F1/3275 ,  G06F12/0875 ,  G06F12/0888 ,  G06F13/1694 ,  G06F2212/1028 ,  G06F2212/2515 ,  Y02D10/13 ,  Y02D10/14

摘要： Power conservation via DRAM access reduction is provided by a buffer/mini-cache selectively operable in a normal mode and a buffer mode. In the buffer mode, entered when CPUs begin operating in low-power states, non-cacheable accesses (such as generated by a DMA device) matching specified physical address ranges are processed by the buffer/mini-cache, instead of by a memory controller and DRAM. The buffer/mini-cache processing includes allocating lines when references miss, and returning cached data from the buffer/mini-cache when references hit. Lines are replaced in the buffer/mini-cache according to one of a plurality of replacement policies, including ceasing replacement when there are no available free lines. In the normal mode, entered when CPUs begin operating in high-power states, the buffer/mini-cache operates akin to a conventional cache and non-cacheable accesses are not processed therein. In one usage scenario, data retained in the buffer/mini-cache is graphics refresh data maintained in a compressed format metal layer on the second electrically

摘要翻译： 通过DRAM访问减少的功率节省由在正常模式和缓冲模式下选择性地操作的缓冲器/微型缓存器提供。 在缓冲模式下，当CPU开始在低功耗状态下运行时，与缓存/微型缓存进行匹配的非缓存访问（例如由DMA设备产生的）与指定的物理地址范围匹配，而不是由存储器控制器 和DRAM。 缓冲/微型缓存处理包括在引用未命中时分配线路，以及当引用命中时从缓冲器/微型缓存器返回缓存数据。 根据多个替换策略中的一个替换策略，在缓冲器/微型缓存中替换行，包括当没有可用的空行时停止替换。 在正常模式下，当CPU开始在高功率状态下运行时，缓冲器/微型缓存类似于常规高速缓存，并且不能处理非缓存访问。 在一个使用场景中，保留在缓冲/微型缓存中的数据是第二次电压维持在压缩格式金属层中的图形刷新数据

公开(公告)号：US20070189299A1

公开(公告)日：2007-08-16

申请号：US11786275

申请日：2007-04-11

申请人： Manu Gulati ,  Laurent Moll ,  James Keller

发明人： Manu Gulati ,  Laurent Moll ,  James Keller

IPC分类号： H04L12/56 ,  H04L12/54

CPC分类号： G06F13/4247

摘要： A method for receiving data from a plurality of virtual channels begins by storing a stream of data as a plurality of data segments, wherein the stream of data includes multiplexed data fragments from at least one of the plurality of virtual channels, and wherein a data segment of the plurality of data segments corresponds to one of the multiplexed data fragments. The method continues by decoding at least one of the plurality of data segments in accordance with one of a plurality of data transmission protocols to produce at least one decoded data segment. The method continues by storing the at least one decoded data segment, in a generic format, to reassemble at least a portion of a packet provided by the at least one of the plurality of virtual channels. The method continues by routing the at least one decoded data segment as at least part of the reassembled packet to one of a plurality of destinations in accordance with the at least one of the plurality of virtual channels.

摘要翻译： 用于从多个虚拟频道接收数据的方法开始于将数据流存储为多个数据段，其中数据流包括来自多个虚拟通道中的至少一个的多路复用数据片段，并且其中数据段 所述多个数据段对应于所述多路复用数据片段中的一个。 该方法通过根据多个数据传输协议之一对多个数据段中的至少一个解码以产生至少一个解码的数据段来继续。 该方法通过以通用格式存储至少一个解码的数据段来重新组合由多个虚拟通道中的至少一个提供的分组的至少一部分来继续。 该方法通过根据多个虚拟信道中的至少一个将至少一个解码的数据段作为至少部分重新组装的分组路由到多个目的地之一来继续。

公开(公告)号：US20070113015A1

公开(公告)日：2007-05-17

申请号：US11351070

申请日：2006-02-09

申请人： Laurent Moll ,  Seungyoon Song ,  Peter Glaskowsky ,  Yu Cheng

发明人： Laurent Moll ,  Seungyoon Song ,  Peter Glaskowsky ,  Yu Cheng

IPC分类号： G06F12/00

CPC分类号： G06F12/0802 ,  G06F1/3203 ,  G06F1/3225 ,  G06F1/3275 ,  G06F12/0875 ,  G06F12/0888 ,  G06F13/1694 ,  G06F2212/1028 ,  G06F2212/2515 ,  Y02D10/13 ,  Y02D10/14

摘要： Power conservation via DRAM access reduction is provided by a buffer/mini-cache selectively operable in a normal mode and a buffer mode. In the buffer mode, entered when CPUs begin operating in low-power states, non-cacheable accesses (such as generated by a DMA device) matching specified physical address ranges are processed by the buffer/mini-cache, instead of by a memory controller and DRAM. The buffer/mini-cache processing includes allocating lines when references miss, and returning cached data from the buffer/mini-cache when references hit. Lines are replaced in the buffer/mini-cache according to one of a plurality of replacement policies, including ceasing replacement when there are no available free lines. In the normal mode, entered when CPUs begin operating in high-power states, the buffer/mini-cache operates akin to a conventional cache and non-cacheable accesses are not processed therein. In one usage scenario, data retained in the buffer/mini-cache is graphics refresh data maintained in a compressed format.

摘要翻译： 通过DRAM访问减少的功率节省由在正常模式和缓冲模式下选择性地操作的缓冲器/微型缓存器提供。 在缓冲模式下，当CPU开始在低功耗状态下运行时，与缓存/微型缓存进行匹配的非缓存访问（例如由DMA设备产生的）与指定的物理地址范围匹配，而不是由存储器控制器 和DRAM。 缓冲/微型缓存处理包括在引用未命中时分配线路，以及当引用命中时从缓冲器/微型缓存器返回缓存数据。 根据多个替换策略中的一个替换策略，在缓冲器/微型缓存中替换行，包括当没有可用的空行时停止替换。 在正常模式下，当CPU开始在高功率状态下运行时，缓冲器/微型缓存类似于常规高速缓存，并且不能处理非缓存访问。 在一种使用场景中，保留在缓冲/微型缓存中的数据是以压缩格式维护的图形刷新数据。

公开(公告)号：US20050226234A1

公开(公告)日：2005-10-13

申请号：US11146449

申请日：2005-06-07

申请人： Barton Sano ,  Joseph Rowlands ,  James Keller ,  Laurent Moll ,  Koray Oner ,  Manu Gulati

发明人： Barton Sano ,  Joseph Rowlands ,  James Keller ,  Laurent Moll ,  Koray Oner ,  Manu Gulati

IPC分类号： G06F12/08 ,  G06F13/00 ,  G06F13/14 ,  G06F13/28 ,  G06F13/36 ,  G06F15/167 ,  H04L12/56 ,  H04Q11/00

CPC分类号： H04L49/901 ,  G06F12/0813 ,  G06F13/28 ,  H04L49/103 ,  H04L49/3009 ,  H04L49/90 ,  H04L49/9063 ,  H04L49/9073

摘要： An apparatus includes one or more interface circuits, an interconnect, a memory controller, a memory bridge, a packet DMA circuit, and a switch. The memory controller, the memory bridge, and the packet DMA circuit are coupled to the interconnect. Each interface circuit is coupled to a respective interface to receive packets and/or coherency commands from the interface. The switch is coupled to the interface circuits, the memory bridge, and the packet DMA circuit. The switch is configured to route the coherency commands from the interface circuits to the memory bridge and the packets from the interface circuits to the packet DMA circuit. The memory bridge is configured to initiate corresponding transactions on the interconnect in response to at least some of the coherency commands. The packet DMA circuit is configured to transmit write transactions on the interconnect to the memory controller to store the packets in memory.

摘要翻译： 一种装置包括一个或多个接口电路，互连，存储器控制器，存储器桥，分组DMA电路和开关。 存储器控制器，存储器桥和分组DMA电路耦合到互连。 每个接口电路耦合到相应的接口以从接口接收分组和/或一致性命令。 该开关耦合到接口电路，存储器桥和分组DMA电路。 交换机被配置为将来自接口电路的相干命令路由到存储器桥以及从接口电路到分组DMA电路的分组。 存储器桥被配置为响应于至少一些相关命令来在互连上发起相应的事务。 分组DMA电路被配置为将互连上的写入事务传送到存储器控制器以将数据包存储在存储器中。

公开(公告)号：US20050223188A1

公开(公告)日：2005-10-06

申请号：US11146450

申请日：2005-06-07

申请人： Laurent Moll ,  James Kelly ,  Manu Gulati ,  Koray Oner ,  Joseph Rowlands

发明人： Laurent Moll ,  James Kelly ,  Manu Gulati ,  Koray Oner ,  Joseph Rowlands

IPC分类号： G06F3/00 ,  G06F9/42 ,  G06F12/00 ,  G06F12/08

CPC分类号： G06F13/1684

摘要： A node comprises at least one agent and an input/output (I/O) circuit coupled to an interconnect within the node. The I/O circuit is configured to communicate on a global interconnect to which one or more other nodes are coupled during use. Addresses transmitted on the interconnect are in a first local address space of the node, and addresses transmitted on the global interconnect are in a global address space. The first local address space includes at least a first region used to address at least a first resource of the node. The node is programmable, during use, to relocate the first region within the first local address space, whereby a same numerical value in the first local address space and a second local address space corresponding to one of the other nodes coupled to the global interconnect refers to the first resource in the node during use.

摘要翻译： 节点包括耦合到节点内的互连的至少一个代理和输入/输出（I / O）电路。 I / O电路被配置为在使用期间一个或多个其他节点耦合到的全局互连上进行通信。 在互连上发送的地址在节点的第一本地地址空间中，并且在全局互连上发送的地址在全局地址空间中。 第一本地地址空间至少包括用于寻址节点的至少第一资源的第一区域。 该节点在使用期间是可编程的，以重新定位第一本地地址空间内的第一区域，由此第一本地地址空间中的相同数值和对应于耦合到全局互连的其他节点之一的第二本地地址空间 到使用中的节点的第一个资源。

公开(公告)号：US20050078601A1

公开(公告)日：2005-04-14

申请号：US10684871

申请日：2003-10-14

申请人： Laurent Moll ,  Barton Sano ,  Thomas Petersen

发明人： Laurent Moll ,  Barton Sano ,  Thomas Petersen

IPC分类号： H04J1/16 ,  H04L12/56

CPC分类号： H04L45/60 ,  H04L45/00 ,  H04L45/54 ,  H04L45/745 ,  H04L49/109

摘要： A multiprocessor switching device substantially implemented on a single CMOS integrated circuit is described in connection with a parallel routing scheme for calculating routing information for incoming packets. Using the programmable hash and route routing scheme, a hash and route circuit can be programmed for a variety of applications, such as routing, flow-splitting or load balancing.

摘要翻译： 结合用于计算输入分组的路由信息​​的并行路由方案来描述基本上在单个CMOS集成电路上实现的多处理器交换设备。 使用可编程散列和路由路由方案，哈希和路由电路可以针对各种应用进行编程，例如路由，流分解或负载平衡。

公开(公告)号：US20140052954A1

公开(公告)日：2014-02-20

申请号：US13969425

申请日：2013-08-16

申请人： Laurent MOLL ,  Jean-Jacques LECLER ,  Philippe BOUCARD

发明人： Laurent MOLL ,  Jean-Jacques LECLER ,  Philippe BOUCARD

IPC分类号： G06F12/02 ,  G06F12/10

CPC分类号： G06F12/1036 ,  G06F12/0207 ,  G06F12/0215 ,  G06F12/0811 ,  G06F12/1027 ,  G06F12/1081 ,  G06F17/5009 ,  G06F2212/681

摘要： A system TLB accepts translation prefetch requests from initiators. Misses generate external translation requests to a walker port. Attributes of the request such as ID, address, and class, as well as the state of the TLB affect the allocation policy of translations within multiple levels of translation tables. Translation tables are implemented with SRAM, and organized in groups.

摘要翻译： 系统TLB接受来自发起者的翻译预取请求。 Misses会向Walker端口生成外部翻译请求。 诸如ID，地址和类的请求的属性以及TLB的状态会影响多级翻译表中的翻译分配策略。 翻译表用SRAM实现，并组织成组。