公开(公告)号：US07286396B2

公开(公告)日：2007-10-23

申请号：US11248506

申请日：2005-10-12

申请人： Ling Kuey Yang ,  Chen Chin Liu ,  Lan Ting Huang ,  Po Hsuan Wu

发明人： Ling Kuey Yang ,  Chen Chin Liu ,  Lan Ting Huang ,  Po Hsuan Wu

IPC分类号： G11C11/40

CPC分类号： G11C7/18 ,  H01L27/105 ,  H01L29/4238

摘要： A BLT can include a different channel length, channel width, or both to compensate for bit line loading effects. The channel length and/or channel width of the transistor structure can be configured so as to achieve a desired loading. Thus, the bit line transistor structure can improve global metal bit line loading uniformity and provide greater uniformity in bit line bias. Additionally, the greater uniformity in bit line bias can improve reliability.

公开(公告)号：US07879708B2

公开(公告)日：2011-02-01

申请号：US11534143

申请日：2006-09-21

申请人： Chen-Chin Liu ,  Lan Ting Huang ,  Ling Kuey Yang ,  Po Hsuan Wu

发明人： Chen-Chin Liu ,  Lan Ting Huang ,  Ling Kuey Yang ,  Po Hsuan Wu

IPC分类号： H01L21/3205 ,  H01L21/4763

CPC分类号： H01L29/42324 ,  H01L21/28273 ,  H01L27/11521

摘要： A method for fabricating a floating gate memory device comprises using a buried diffusion oxide that is below the floating gate thereby producing an increased step height between the floating gate and the buried diffusion oxide. The increased step height can produce a higher GCR, while still allowing decreased cell size using a virtual ground array design.

摘要翻译： 一种用于制造浮动栅极存储器件的方法包括使用在浮置栅极之下的掩埋扩散氧化物，从而在浮置栅极和掩埋扩散氧化物之间产生增加的台阶高度。 增加的台阶高度可以产生更高的GCR，而仍然允许使用虚拟接地阵列设计减小单元尺寸。

公开(公告)号：US20110086482A1

公开(公告)日：2011-04-14

申请号：US12975737

申请日：2010-12-22

申请人： Chen-Chin Liu ,  Lan Ting Huang ,  Ling Kuey Yang ,  Po Hsuan Wu

发明人： Chen-Chin Liu ,  Lan Ting Huang ,  Ling Kuey Yang ,  Po Hsuan Wu

IPC分类号： H01L21/336

CPC分类号： H01L29/42324 ,  H01L21/28273 ,  H01L27/11521

摘要： A method for fabricating a floating gate memory device comprises using a buried diffusion oxide that is below the floating gate thereby producing an increased step height between the floating gate and the buried diffusion oxide. The increased step height can produce a higher GCR, while still allowing decreased cell size using a virtual ground array design.

摘要翻译： 一种用于制造浮动栅极存储器件的方法包括使用在浮置栅极之下的掩埋扩散氧化物，从而在浮置栅极和掩埋扩散氧化物之间产生增加的台阶高度。 增加的台阶高度可以产生更高的GCR，而仍然允许使用虚拟接地阵列设计减小单元尺寸。

公开(公告)号：US20080121971A1

公开(公告)日：2008-05-29

申请号：US11534143

申请日：2006-09-21

申请人： Chen-Chin Liu ,  Lan Ting Huang ,  Ling Kuey Yang ,  Po Hsuan Wu

发明人： Chen-Chin Liu ,  Lan Ting Huang ,  Ling Kuey Yang ,  Po Hsuan Wu

IPC分类号： H01L29/788 ,  H01L21/336

CPC分类号： H01L29/42324 ,  H01L21/28273 ,  H01L27/11521

摘要： A method for fabricating a floating gate memory device comprises using a buried diffusion oxide that is below the floating gate thereby producing an increased step height between the floating gate and the buried diffusion oxide. The increased step height can produce a higher GCR, while still allowing decreased cell size using a virtual ground array design.

摘要翻译： 一种用于制造浮动栅极存储器件的方法包括使用在浮置栅极之下的掩埋扩散氧化物，从而在浮置栅极和掩埋扩散氧化物之间产生增加的台阶高度。 增加的台阶高度可以产生更高的GCR，而仍然允许使用虚拟接地阵列设计减小单元尺寸。

公开(公告)号：US08354335B2

公开(公告)日：2013-01-15

申请号：US12975737

申请日：2010-12-22

申请人： Chen-Chin Liu ,  Lan Ting Huang ,  Ling Kuey Yang ,  Po Hsuan Wu

发明人： Chen-Chin Liu ,  Lan Ting Huang ,  Ling Kuey Yang ,  Po Hsuan Wu

IPC分类号： H01L21/3205 ,  H01L21/4763

CPC分类号： H01L29/42324 ,  H01L21/28273 ,  H01L27/11521

摘要： A method for fabricating a floating gate memory device comprises using a buried diffusion oxide that is below the floating gate thereby producing an increased step height between the floating gate and the buried diffusion oxide. The increased step height can produce a higher GCR, while still allowing decreased cell size using a virtual ground array design.

摘要翻译： 一种用于制造浮动栅极存储器件的方法包括使用在浮置栅极之下的掩埋扩散氧化物，从而在浮置栅极和掩埋扩散氧化物之间产生增加的台阶高度。 增加的台阶高度可以产生更高的GCR，而仍然允许使用虚拟接地阵列设计减小单元尺寸。