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    Controlling sequence of clock distribution to clock distribution domains
    1.
    发明申请
    Controlling sequence of clock distribution to clock distribution domains 有权
    控制时钟分配到时钟分配域的顺序

    公开(公告)号：US20060200694A1

    公开(公告)日：2006-09-07

    申请号：US11073294

    申请日：2005-03-04

    申请人： Michael Rifani ,  Vaughn Grossnickle ,  Keng Wong

    发明人： Michael Rifani ,  Vaughn Grossnickle ,  Keng Wong

    IPC分类号： G06F1/04

    CPC分类号： G06F1/10

    摘要： An embodiment of the present invention is a technique to control clock distribution to a circuit. A scheduler schedules a sequence of a clock distribution of clock signals to a plurality of clock distribution domains (CKDOMs) in the circuit according to a state status of the circuit. A controller controls enabling the clock distribution to the CKDOMs according to the scheduled sequence.

    摘要翻译： 本发明的一个实施例是一种控制电路的时钟分配的技术。 调度器根据电路的状态将时钟信号的时钟分布序列调度到电路中的多个时钟分配域（CKDOM）。 控制器根据调度顺序控制对CKDOM的时钟分配。

    Closed-loop independent DLL-controlled rise/fall time control circuit
    4.
    发明申请
    Closed-loop independent DLL-controlled rise/fall time control circuit 失效
    闭环独立DLL控制上升/下降时间控制电路

    公开(公告)号：US20050285648A1

    公开(公告)日：2005-12-29

    申请号：US10878033

    申请日：2004-06-29

    申请人： Timothy Wilson ,  Michael Rifani ,  Songmin Kim ,  Greg Taylor ,  Navindra Navaratnam

    发明人： Timothy Wilson ,  Michael Rifani ,  Songmin Kim ,  Greg Taylor ,  Navindra Navaratnam

    IPC分类号： H03K5/00 ,  H03K5/02 ,  H03K19/003 ,  H03L7/06 ,  H03L7/081 ,  H04L25/02

    CPC分类号： H03K19/00323 ,  H03K5/023 ,  H03K2005/00136 ,  H03L7/0812 ,  H04L25/0288

    摘要： A system and method for processing signals determines rise and fall times of a driving signal, compares the rise and fall times to desired values, and independently controls the rise and fall times to equal the desired values. The rise and fall times may be controlled by generating one or more first correction bits based on a difference between the rise time and a corresponding one of the desired values, generating one or more second correction bits based on a difference between the fall time and a corresponding one of the desired values, and then separately applying the bits to independently control the rise and fall times of the driving signal. The driving signal may be an I/O signal or another type of signal.

    摘要翻译： 用于处理信号的系统和方法确定驱动信号的上升和下降时间，将上升和下降时间与期望值进行比较，并且独立地将上升和下降时间控制为等于期望值。 上升和下降时间可以通过基于上升时间和所需值之间的差异产生一个或多个第一校正位来控制，基于下降时间和下降时间之间的差产生一个或多个第二校正位 对应一个期望值，然后分别施加位以独立地控制驱动信号的上升和下降时间。 驱动信号可以是I / O信号或其他类型的信号。

    Phase locked loop circuit
    5.
    发明申请
    Phase locked loop circuit 审中-公开
    锁相环电路

    公开(公告)号：US20070159223A1

    公开(公告)日：2007-07-12

    申请号：US11319043

    申请日：2005-12-27

    申请人： Feng Wang ,  Keng Wong ,  Michael Rifani

    发明人： Feng Wang ,  Keng Wong ,  Michael Rifani

    IPC分类号： H03L7/06

    CPC分类号： H03L7/18 ,  H03L7/095

    摘要： A technique includes locking a locked loop circuit onto a reference clock signal. The locking includes locking the lock loop circuit onto the reference clock signal in response to a first feedback signal provided by a first feedback path and locking the locked loop circuit onto the reference clock signal in response to a second feedback signal that is provided by a second feedback path.

    摘要翻译： 一种技术包括将锁定环电路锁定到参考时钟信号上。 锁定包括响应于由第一反馈路径提供的第一反馈信号将锁定环电路锁定到参考时钟信号上，并响应于由第二反馈信号提供的第二反馈信号将锁定环电路锁定到参考时钟信号上 反馈路径。