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    Phase locked loop circuit
    1.
    发明申请
    Phase locked loop circuit 审中-公开
    锁相环电路

    公开(公告)号：US20070159223A1

    公开(公告)日：2007-07-12

    申请号：US11319043

    申请日：2005-12-27

    申请人： Feng Wang ,  Keng Wong ,  Michael Rifani

    发明人： Feng Wang ,  Keng Wong ,  Michael Rifani

    IPC分类号： H03L7/06

    CPC分类号： H03L7/18 ,  H03L7/095

    摘要： A technique includes locking a locked loop circuit onto a reference clock signal. The locking includes locking the lock loop circuit onto the reference clock signal in response to a first feedback signal provided by a first feedback path and locking the locked loop circuit onto the reference clock signal in response to a second feedback signal that is provided by a second feedback path.

    摘要翻译： 一种技术包括将锁定环电路锁定到参考时钟信号上。 锁定包括响应于由第一反馈路径提供的第一反馈信号将锁定环电路锁定到参考时钟信号上，并响应于由第二反馈信号提供的第二反馈信号将锁定环电路锁定到参考时钟信号上 反馈路径。

    Controlling sequence of clock distribution to clock distribution domains
    2.
    发明申请
    Controlling sequence of clock distribution to clock distribution domains 有权
    控制时钟分配到时钟分配域的顺序

    公开(公告)号：US20060200694A1

    公开(公告)日：2006-09-07

    申请号：US11073294

    申请日：2005-03-04

    申请人： Michael Rifani ,  Vaughn Grossnickle ,  Keng Wong

    发明人： Michael Rifani ,  Vaughn Grossnickle ,  Keng Wong

    IPC分类号： G06F1/04

    CPC分类号： G06F1/10

    摘要： An embodiment of the present invention is a technique to control clock distribution to a circuit. A scheduler schedules a sequence of a clock distribution of clock signals to a plurality of clock distribution domains (CKDOMs) in the circuit according to a state status of the circuit. A controller controls enabling the clock distribution to the CKDOMs according to the scheduled sequence.

    摘要翻译： 本发明的一个实施例是一种控制电路的时钟分配的技术。 调度器根据电路的状态将时钟信号的时钟分布序列调度到电路中的多个时钟分配域（CKDOM）。 控制器根据调度顺序控制对CKDOM的时钟分配。

    Multi mode clock generator
    5.
    发明申请
    Multi mode clock generator 有权
    多模时钟发生器

    公开(公告)号：US20070069825A1

    公开(公告)日：2007-03-29

    申请号：US11237268

    申请日：2005-09-27

    申请人： Keng Wong ,  Feng Wang

    发明人： Keng Wong ,  Feng Wang

    IPC分类号： H03K3/03

    CPC分类号： G06F1/04

    摘要： In some embodiments, a clock generator is provided that provides a generator clock. The clock generator comprises a first clock source to provide a first clock and a second clock source to provide a second clock whose frequency at least indirectly tracks a supply to a clock distribution network. The clock generator selectably provides as the generator clock the first clock when the second clock leads the first clock and the second clock when it lags behind the first clock. Other embodiments are claimed and disclosed herein.

    摘要翻译： 在一些实施例中，提供了提供发生器时钟的时钟发生器。 时钟发生器包括提供第一时钟和第二时钟源的第一时钟源，以提供其频率至少间接跟踪到时钟分配网络的电源的第二时钟。 当第二个时钟引导第一个时钟时，时钟发生器可选地提供第一个时钟作为发生器时钟，而当第二个时钟滞后于第一个时钟时，时钟发生器可选择地提供第一个时钟。 本文要求保护和公开其它实施例。

    Self-biased phased-locked loop
    6.
    发明申请
    Self-biased phased-locked loop 有权
    自偏置锁相环

    公开(公告)号：US20070152760A1

    公开(公告)日：2007-07-05

    申请号：US11321495

    申请日：2005-12-29

    申请人： Swee Tan ,  Keng Wong

    发明人： Swee Tan ,  Keng Wong

    IPC分类号： H03L7/00

    CPC分类号： H03L7/0893 ,  H03L7/0995 ,  H03L2207/06

    摘要： In general, in one aspect, the disclosure describes a phase-locked loop circuit. The circuit includes an oscillator having a first control input, a second control input, and a third control input, wherein the first control input, the second control input, and the third control input act to control output frequency of the oscillator. The circuit further includes a first charge pump and a second charge pump. A first bias generator is coupled to the first control input of the oscillator and can receive electrical input from the first charge pump. A second bias generator is coupled to the second control input of the oscillator and can receive electrical input from the first charge pump, the second charge pump, and the first bias generator. A third bias generator is coupled to the third control input of the oscillator and can receive electrical input from the second charge pump and the first bias generator.

    摘要翻译： 通常，在一个方面，本公开描述了一种锁相环电路。 该电路包括具有第一控制输入，第二控制输入和第三控制输入的振荡器，其中第一控制输入，第二控制输入和第三控制输入用于控制振荡器的输出频率。 电路还包括第一电荷泵和第二电荷泵。 第一偏置发生器耦合到振荡器的第一控制输入并且可以接收来自第一电荷泵的电输入。 第二偏置发生器耦合到振荡器的第二控制输入，并且可以接收来自第一电荷泵，第二电荷泵和第一偏置发生器的电输入。 第三偏置发生器耦合到振荡器的第三控制输入端，并可接收来自第二电荷泵和第一偏置发生器的电输入。