公开(公告)号：US6100579A

公开(公告)日：2000-08-08

申请号：US983010

申请日：1998-07-02

申请人： Masahisa Sonoda ,  Susumu Shuto ,  Miwa Tanaka ,  Toshiaki Idaka ,  Hiroaki Tsunoda ,  Hitoshi Araki

发明人： Masahisa Sonoda ,  Susumu Shuto ,  Miwa Tanaka ,  Toshiaki Idaka ,  Hiroaki Tsunoda ,  Hitoshi Araki

IPC分类号： H01L21/8247 ,  H01L21/316 ,  H01L21/318 ,  H01L21/768 ,  H01L21/8242 ,  H01L23/00 ,  H01L23/29 ,  H01L23/522 ,  H01L23/532 ,  H01L27/108 ,  H01L29/78 ,  H01L29/788 ,  H01L29/792 ,  H01L23/58 ,  H01L21/469

CPC分类号： H01L23/291 ,  H01L23/5329 ,  H01L23/564 ,  H01L27/10844 ,  H01L2924/0002

摘要： In manufacturing a CVD film (interlayer insulating film or passivation film) using material gases containing a gas having Si--H combination, the amount of Si--H combination in the CVD film (12, 31, 32, 33, 34, 47, 48, 49, 57, 59) is set to 0.6.times.10.sup.21 cm.sup.-3 or less to thereby suppress the formation of electron traps in the gate oxide film or tunnel oxide film and prevent variations in the threshold of transistors. In addition, the moisture resistance can be improved by setting the refractive index of the CVD film to 1.65 or more or by setting the concentration of nitrogen in the CVD film to 3.times.10.sup.21 cm.sup.-3 or more.

摘要翻译： PCT No.PCT / JP97 / 01378 Sec。 371日期：1998年7月2日 102（e）日期1998年7月2日PCT 1997年4月22日PCT PCT。 公开号WO97 / 40533 日期1997年10月30日在使用含有Si-H组合气体的原料气体制造CVD膜（层间绝缘膜或钝化膜）时，CVD膜中的Si-H组合量（12,31,32,33， 34,47,48,49,57,59）设定为0.6×10 21 cm -3以下，从而抑制栅极氧化膜或隧道氧化物膜中的电子陷阱的形成，并防止晶体管的阈值的变化。 此外，通过将CVD膜的折射率设定为1.65以上或通过将CVD膜中的氮浓度设定为3×10 21 cm -3以上，可以提高耐湿性。

公开(公告)号：US06187632B1

公开(公告)日：2001-02-13

申请号：US08994134

申请日：1997-12-19

申请人： Susumu Shuto ,  Miwa Tanaka ,  Masahisa Sonoda ,  Toshiaki Idaka ,  Kenichi Sasaki ,  Seiichi Mori

发明人： Susumu Shuto ,  Miwa Tanaka ,  Masahisa Sonoda ,  Toshiaki Idaka ,  Kenichi Sasaki ,  Seiichi Mori

IPC分类号： H01L2166

CPC分类号： H01L27/11521 ,  H01L27/115 ,  H01L29/51 ,  Y10S438/902 ,  Y10S438/904

摘要： A memory cell of EEPROM having a floating gate, a control gate, a drain region, and a source region is formed on a silicon substrate. Thereafter, a BPSG film (interlayer insulating film) covering the memory cell is formed by CVD. After a wire including a bit line, an SiON film (passivation film), covering the silicon substrate and serving as an uppermost layer, is formed on an upper portion of the silicon substrate. Thereafter, annealing is performed to discharge water in the BPSG film to an outer portion of an LSI. The annealing is performed under a condition satisfying the following equation of t≧7.86×10−11×L2×exp (9115/T) where t is anneal time (minutes), L is a thickness (nm) of the passivation film, and T is anneal temperature (absolute temperature). Thereby, an amount of electronic trap in a gate oxide film of the transistor can be reduced.

摘要翻译： 在硅衬底上形成具有浮置栅极，控制栅极，漏极区域和源极区域的EEPROM的存储单元。 此后，通过CVD形成覆盖存储单元的BPSG膜（层间绝缘膜）。 在包括位线的线之后，在硅衬底的上部形成覆盖硅衬底并用作最上层的SiON膜（钝化膜）。 此后，进行退火以将BPSG膜中的水排出到LSI的外部。 退火在满足以下等式的条件下进行，其中t为退火时间（分钟），L为钝化膜的厚度（nm），T为退火温度（绝对温度）。 由此，可以减少晶体管的栅极氧化膜中的电子阱的量。