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    DOUBLE DIPPED GLOVES
    3.
    发明申请
    DOUBLE DIPPED GLOVES 审中-公开
    双重DIPPED手套

    公开(公告)号：US20100199407A1

    公开(公告)日：2010-08-12

    申请号：US12766039

    申请日：2010-04-23

    申请人： Nicholas Wang

    发明人： Nicholas Wang

    IPC分类号： A41D19/00

    CPC分类号： B32B25/14 ,  A41D19/0058 ,  Y10S2/901 ,  Y10T428/13 ,  Y10T428/1352 ,  Y10T428/24942 ,  Y10T428/31917

    摘要： A method of making a glove is described. The method comprises dipping a glove form into two different formulations. Each formulation comprises a carboxylated nitrile butadiene rubber with different amounts of covalent and ionic cross linkers. The gloves preferably have a stress retention value of greater than 50%.

    摘要翻译： 描述制作手套的方法。 该方法包括将手套形式浸入两种不同的配方中。 每种制剂包含具有不同量的共价和离子交联剂的羧化丁腈橡胶。 手套优选具有大于50％的应力保持值。

    Thread group scheduler for computing on a parallel thread processor
    5.
    发明授权
    Thread group scheduler for computing on a parallel thread processor 有权
    线程组调度程序，用于在并行线程处理器上进行计算

    公开(公告)号：US08732713B2

    公开(公告)日：2014-05-20

    申请号：US13247819

    申请日：2011-09-28

    申请人： Brett W. Coon ,  John Erik Lindholm ,  Robert J. Stoll ,  Nicholas Wang ,  Jack Hilaire Choquette ,  Kathleen Elliott Nickolls

    发明人： Brett W. Coon ,  John R. Nickolls ,  John Erik Lindholm ,  Robert J. Stoll ,  Nicholas Wang ,  Jack Hilaire Choquette

    IPC分类号： G06F9/46

    CPC分类号： G06F9/4881 ,  G06F2209/483

    摘要： A parallel thread processor executes thread groups belonging to multiple cooperative thread arrays (CTAs). At each cycle of the parallel thread processor, an instruction scheduler selects a thread group to be issued for execution during a subsequent cycle. The instruction scheduler selects a thread group to issue for execution by (i) identifying a pool of available thread groups, (ii) identifying a CTA that has the greatest seniority value, and (iii) selecting the thread group that has the greatest credit value from within the CTA with the greatest seniority value.

    摘要翻译： 并行线程处理器执行属于多个协作线程数组（CTA）的线程组。 在并行线程处理器的每个周期，指令调度器在随后的周期中选择要发行的线程组以执行。 指令调度器通过（i）识别可用线程组的池，（ii）识别具有最大资历值的CTA来选择要执行的线程组，以及（iii）选择具有最大信用值的线程组 从具有最高资历价值的CTA内。

    Multi-level instruction cache prefetching
    10.
    发明授权
    Multi-level instruction cache prefetching 有权
    多级指令缓存预取

    公开(公告)号：US09110810B2

    公开(公告)日：2015-08-18

    申请号：US13312962

    申请日：2011-12-06

    申请人： Nicholas Wang ,  Jack Hilaire Choquette

    发明人： Nicholas Wang ,  Jack Hilaire Choquette

    IPC分类号： G06F13/00 ,  G06F13/28 ,  G06F12/08 ,  G06F9/38

    CPC分类号： G06F12/0862 ,  G06F9/3802 ,  G06F9/3875 ,  G06F2212/6026

    摘要： One embodiment of the present invention sets forth an improved way to prefetch instructions in a multi-level cache. Fetch unit initiates a prefetch operation to transfer one of a set of multiple cache lines, based on a function of a pseudorandom number generator and the sector corresponding to the current instruction L1 cache line. The fetch unit selects a prefetch target from the set of multiple cache lines according to some probability function. If the current instruction L1 cache 370 is located within the first sector of the corresponding L1.5 cache line, then the selected prefetch target is located at a sector within the next L1.5 cache line. The result is that the instruction L1 cache hit rate is improved and instruction fetch latency is reduced, even where the processor consumes instructions in the instruction L1 cache at a fast rate.

    摘要翻译： 本发明的一个实施例提出了一种改进的方式来预取多级缓存中的指令。 提取单元基于伪随机数发生器的功能和与当前指令L1高速缓存行相对应的扇区，发起预取操作以传送一组多个高速缓存行中的一个。 提取单元根据一些概率函数从多条高速缓存行集合中选择预取目标。 如果当前指令L1高速缓存370位于对应的L1.5高速缓存行的第一扇区内，则所选择的预取目标位于下一个L1.5高速缓存行内的扇区处。 结果是，即使在处理器以快速的速率消耗指令L1高速缓存中的指令的情况下，指令L1高速缓存命中率得到改善并且指令提取延迟被降低。