公开(公告)号：US4755965A

公开(公告)日：1988-07-05

申请号：US765020

申请日：1985-08-12

申请人： Luc Mary ,  Bahman Barazesh

发明人： Luc Mary ,  Bahman Barazesh

IPC分类号： G06F7/38 ,  G06F7/00 ,  G06F7/48 ,  G06F7/508 ,  G06F7/52 ,  G06F7/527 ,  G06F7/544 ,  G06F7/57 ,  G06F7/76 ,  G06F9/30 ,  G06F9/305 ,  G06F9/318 ,  G06F17/16 ,  G06F9/00

CPC分类号： G06F7/5324 ,  G06F7/4812 ,  G06F7/5443 ,  G06F7/57 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/30189 ,  G06F2207/3828 ,  G06F2207/3884

摘要： A processor for carrying out a calculation mode from a selected plurality of different modes. The processor includes a clock pulse generator which generates clock pulses in an order for processing subsequent data. A mode circuit is included for detecting a mode declaration instruction. The mode declaration instruction is decoded to select a different clock pulse cycle for each different mode selected. Mode control signals and the selected clock pulse cycle are applied to a control code and borrow management circuit to enable the arithmetic and logic unit to carry out one or more operations of the mode control signals.

摘要翻译： 一种用于从所选择的多种不同模式中执行计算模式的处理器。 该处理器包括一个时钟脉冲发生器，其按照处理后续数据的顺序产生时钟脉冲。 包括用于检测模式声明指令的模式电路。 模式声明指令被解码以针对所选择的每个不同模式选择不同的时钟脉冲周期。 模式控制信号和所选择的时钟脉冲周期被施加到控制代码和借位管理电路，以使得算术和逻辑单元能够执行模式控制信号的一个或多个操作。

公开(公告)号：US4792892A

公开(公告)日：1988-12-20

申请号：US48481

申请日：1987-05-01

申请人： Luc Mary ,  Bahman Barazesh

发明人： Luc Mary ,  Bahman Barazesh

IPC分类号： G06F9/38 ,  G06F9/32 ,  G06F9/42 ,  G06F9/40

CPC分类号： G06F9/4426 ,  G06F9/325

摘要： A data processor for executing a program of instructions stored in a program memory controlled by a program counter. To execute a loop control instruction, calling for repeated execution N times of a sequence of "i" instructions, the processor includes a loop circuit having an instruction counter which counts execution of the instructions in the loop sequence and produces an end-of-sequence signal upon each completion of the loop, a register which refreshes the program counter with the address of the first instruction in the loop in response to each end-of-sequence signal, and a loop counter which counts the number of completions of the loop and delivers a signal indicating the end of the loop portion of the entire program and enabling the program counter to continue on with the rest of the program. The delay in loop execution permits initializing of registers in the data processor so as to permit pipeline execution of the loop instruction.

摘要翻译： 一种用于执行存储在由程序计数器控制的程序存储器中的指令程序的数据处理器。 为了执行循环控制指令，呼叫重复执行“I”个指令序列的N次，处理器包括一个循环电路，该循环电路具有计数循环序列中指令的执行并产生序列结束的指令计数器 每循环结束时产生一个寄存器，该寄存器响应于每个结束序列信号，用循环中的第一个指令的地址刷新程序计数器，以及循环计数器，其对循环的完成次数进行计数， 传递指示整个程序的循环部分结束的信号，并使程序计数器能够继续执行程序的其余部分。 循环执行的延迟允许初始化数据处理器中的寄存器，以允许流水线执行循环指令。

公开(公告)号：US4787065A

公开(公告)日：1988-11-22

申请号：US153526

申请日：1988-02-03

申请人： Bahman Barazesh ,  Luc Mary

发明人： Bahman Barazesh ,  Luc Mary

IPC分类号： G06F7/544 ,  G06F9/355 ,  G06F12/00 ,  G06F12/02 ,  G06F17/10 ,  G11C8/04 ,  H03H17/00 ,  H03H17/04 ,  H03H21/00 ,  G11C7/00 ,  G11C21/00

CPC分类号： G06F9/3552 ,  G06F12/02 ,  G06F7/544 ,  G11C8/04

摘要： A data processing apparatus in which a memory (10) is accessed at addresses stored in an address regiser (20). An incrementation circuit (38) successively increments or decrements the address stored in the principal register, under the control of an address cycling circuit (22). A pair of auxiliary registers (30, 35) respectively store the minimum and maximum address values to be reached in the principal register, and a comparison circuit (37) determines when the address therein matches the minimum or maximum value. The address cycling circuit, together with the comparison circuit, loads the principal register with the minimum address value when the address therein reaches the maximum value, the address therein thereafter being decremented, and loads it with the maximum address value when the address therein reaches the minimum value, the address therein thereafter being incremented. Such operation is particularly useful for preforming the functions of a fixed or adaptive transversal filter for data transmission, the data stored in the memory being the filter coefficients.

摘要翻译： 一种数据处理装置，其中在存储在地址注册器（20）中的地址处访问存储器（10）。 在地址循环电路（22）的控制下，递增电路（38）连续增加或减少存储在主寄存器中的地址。 一对辅助寄存器（30,35）分别存储主寄存器中要达到的最小和最大地址值，并且比较电路（37）确定何时其地址与最小值或最大值匹配。 地址循环电路与比较电路一起，当其中的地址达到最大值时，将主寄存器加载到最小地址值，其中之后的地址递减，并且当其中的地址达到最大地址值时，将其加载到最大地址值 最小值，其中之后的地址增加。 这种操作对于实现用于数据传输的固定或自适应横向滤波器的功能特别有用，存储在存储器中的数据是滤波器系数。