公开(公告)号：US20060284260A1

公开(公告)日：2006-12-21

申请号：US11158022

申请日：2005-06-21

申请人： Byoung Min ,  Laegu Kang ,  Michael Khazhinsky

发明人： Byoung Min ,  Laegu Kang ,  Michael Khazhinsky

IPC分类号： H01L29/94

CPC分类号： H01L29/8611 ,  H01L27/0255 ,  H01L29/66136 ,  H01L29/868

摘要： A method for making a semiconductor device is provided. The method comprises (a) providing a semiconductor stack comprising a semiconductor substrate (203), a first semiconductor layer (205), and a first dielectric layer (207) disposed between the substrate and the first semiconductor layer; (b) forming a first trench in the first dielectric layer which exposes a portion of the substrate; (c) forming a first doped region (209) in the exposed portion of the substrate; and (d) forming anode (211) and cathode (213) regions in the first implant region.

摘要翻译： 提供一种制造半导体器件的方法。 该方法包括（a）提供包括半导体衬底（203），第一半导体层（205）和设置在衬底和第一半导体层之间的第一电介质层（207）的半导体堆叠; （b）在所述第一电介质层中形成暴露所述衬底的一部分的第一沟槽; （c）在所述衬底的暴露部分中形成第一掺杂区域（209）; 和（d）在第一注入区域中形成阳极（211）和阴极（213）区域。

公开(公告)号：US20060284278A1

公开(公告)日：2006-12-21

申请号：US11158021

申请日：2005-06-21

申请人： Byoung Min ,  Laegu Kang ,  Michael Khazhinsky

发明人： Byoung Min ,  Laegu Kang ,  Michael Khazhinsky

IPC分类号： H01L29/00

CPC分类号： H01L21/84 ,  H01L27/0255 ,  H01L27/1203

摘要： A semiconductor device (201) is provided which comprises (a) a substrate (203) having a first dielectric layer (205) disposed thereon, (b) a second dielectric layer (207) disposed over a first region of the first dielectric layer, and (c) an implant region (209), disposed on the substrate, which extends through the first dielectric layer and the second dielectric layer and which has cathode (211) and anode (213) regions defined therein.

摘要翻译： 提供一种半导体器件（201），其包括：（a）具有设置在其上的第一介电层（205）的衬底（203），（b）设置在第一介电层的第一区域上的第二介电层（207） 和（c）设置在基板上的植入区域（209），其延伸穿过第一电介质层和第二电介质层，并且其中限定有阴极（211）和阳极（213）区域。

公开(公告)号：US07517742B2

公开(公告)日：2009-04-14

申请号：US11158021

申请日：2005-06-21

申请人： Byoung W. Min ,  Laegu Kang ,  Michael Khazhinsky

发明人： Byoung W. Min ,  Laegu Kang ,  Michael Khazhinsky

IPC分类号： H01L21/20

CPC分类号： H01L21/84 ,  H01L27/0255 ,  H01L27/1203

摘要： A method for making a semiconductor device is provided herein. In accordance with the method, a semiconductor stack is provided which includes a semiconductor substrate, a first semiconductor layer, and a first dielectric layer disposed between the substrate and the first semiconductor layer. A first trench is formed in the first dielectric layer which exposes a portion of the substrate, and a first implant region is formed in the first trench. Cathode and anode regions are formed in the first implant region.

摘要翻译： 本发明提供制造半导体器件的方法。 根据该方法，提供一种半导体堆叠，其包括半导体衬底，第一半导体层和设置在衬底和第一半导体层之间的第一电介质层。 在第一电介质层中形成第一沟槽，其暴露衬底的一部分，并且在第一沟槽中形成第一注入区域。 阴极和阳极区域形成在第一植入区域中。

公开(公告)号：US07186596B2

公开(公告)日：2007-03-06

申请号：US11158022

申请日：2005-06-21

申请人： Byoung W. Min ,  Laegu Kang ,  Michael Khazhinsky

发明人： Byoung W. Min ,  Laegu Kang ,  Michael Khazhinsky

IPC分类号： H01L29/72

CPC分类号： H01L29/8611 ,  H01L27/0255 ,  H01L29/66136 ,  H01L29/868

摘要： A method for making a semiconductor device is provided. The method comprises (a) providing a semiconductor stack comprising a semiconductor substrate (203), a first semiconductor layer (205), and a first dielectric layer (207) disposed between the substrate and the first semiconductor layer; (b) forming a first trench in the first dielectric layer which exposes a portion of the substrate; (c) forming a first doped region (209) in the exposed portion of the substrate; and (d) forming anode (211) and cathode (213) regions in the first implant region.

摘要翻译： 提供一种制造半导体器件的方法。 该方法包括（a）提供包括半导体衬底（203），第一半导体层（205）和设置在衬底和第一半导体层之间的第一电介质层（207）的半导体堆叠; （b）在所述第一电介质层中形成暴露所述衬底的一部分的第一沟槽; （c）在所述衬底的暴露部分中形成第一掺杂区域（209）; 和（d）在第一注入区域中形成阳极（211）和阴极（213）区域。

公开(公告)号：US20050185351A1

公开(公告)日：2005-08-25

申请号：US11111528

申请日：2005-04-21

申请人： James Miller ,  Michael Khazhinsky ,  Michael Stockinger

发明人： James Miller ,  Michael Khazhinsky ,  Michael Stockinger

IPC分类号： H01L27/02 ,  H02H9/00 ,  H02H9/04

CPC分类号： H01L27/0277

摘要： An ESD protection circuit (81) and a method for providing ESD protection is provided. In some embodiments, an N-channel transistor (24), which can be ESD damaged, is selectively turned on and made conducting. The purpose of turning on the N-channel transistor (24) is to maximize the Vt1 of the N-channel transistor (24). Vt1 is the drain-to-source voltage point at which the parasitic bipolar action of the N-channel transistor (24) first occurs. In some embodiments, the ESD protection circuit (81) includes a diode (64) which provides an additional current path from the I/O pad 31 to a first power supply node (76).

公开(公告)号：US20060181823A1

公开(公告)日：2006-08-17

申请号：US11056617

申请日：2005-02-11

申请人： James Miller ,  Michael Khazhinsky ,  Michael Stockinger ,  James Weldon

发明人： James Miller ,  Michael Khazhinsky ,  Michael Stockinger ,  James Weldon

IPC分类号： H02H9/00

CPC分类号： H01L27/0251 ,  H01L27/0292

摘要： An ESD protection system for I/O cells of an integrated circuit. The I/O cells of a bank of cells include a first type of I/O cells having ESD trigger circuits and a second type of I/O cells having ESD clamp devices. In one embodiment, the ESD trigger circuits of the first type are located at the same area of an active circuitry floor plan as the area in the floor plan for the ESD clamp devices of the I/O cells of the second type.

摘要翻译： 集成电路的I / O单元的ESD保护系统。 一组单元的I / O单元包括具有ESD触发电路的第一类型的I / O单元和具有ESD钳位装置的第二类型的I / O单元。 在一个实施例中，第一类型的ESD触发电路位于与第二类型的I / O单元的ESD钳位装置的平面图中的区域有关的电路平面图的相同区域。

公开(公告)号：US20070158703A1

公开(公告)日：2007-07-12

申请号：US11327686

申请日：2006-01-06

申请人： Leo Mathew ,  Michael Khazhinsky

发明人： Leo Mathew ,  Michael Khazhinsky

IPC分类号： H01L21/8234

CPC分类号： H01L27/0811 ,  H01L29/0657 ,  H01L29/42312 ,  H01L29/7391 ,  H01L29/785

摘要： An electronic device can include a gated diode, wherein the gated diode includes a junction diode structure including a junction. A first conductive member spaced apart from and adjacent to the junction can be connected to a first signal line. A second conductive member, spaced apart from and adjacent to the junction, can be both electrically connected to a second signal line and electrically insulated from the first conductive member. The junction diode structure can include a p-n or a p-i-n junction. A process for forming the electronic device is also described.

摘要翻译： 电子设备可以包括门控二极管，其中门控二极管包括包括结的结二极管结构。 与结点隔开并相邻的第一导电构件可连接到第一信号线。 与结点间隔开并与其相邻的第二导电构件可以电连接到第二信号线并与第一导电构件电绝缘。 结二极管结构可以包括p-n或p-i-n结。 还描述了用于形成电子设备的过程。

公开(公告)号：US20070097581A1

公开(公告)日：2007-05-03

申请号：US11264557

申请日：2005-11-01

申请人： Michael Khazhinsky ,  Martin Bayer ,  James Miller ,  Bryan Preble

发明人： Michael Khazhinsky ,  Martin Bayer ,  James Miller ,  Bryan Preble

IPC分类号： H02H3/22

CPC分类号： H02H9/046 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit (300/400) includes first and second power domains and a bank of input/output (I/O) cells (305/405) coupled to the first and second power domains. The bank of I/O cells (305/405) includes a first plurality of active clamps (374/445) for the first power domain and a second plurality of active clamps (384/425) for the second power domain wherein the first (374/445) and second (384/425) pluralities of active clamps overlap along the bank of I/O cells. According to one aspect each of the plurality of input/output cells (420, 440) has a bonding pad (421, 441) for receiving an output signal referenced to a respective first power domain, and at least one ESD protection element (425, 445) for a respective second power domain. According to another aspect, each of the plurality of input/output cells (420, 440) has a bonding pad (421, 441) for receiving a respective output signal and at least one ESD protection element for each of a first power domain and a second power domain.

摘要翻译： 集成电路（300/400）包括耦合到第一和第二电源域的第一和第二电源域和一组输入/输出（I / O）单元（305/405）。 I / O单元组（305/405）包括用于第一功率域的第一多个有源钳位（374/445）和用于第二功率域的第二多个有源钳位（384/425），其中第一（ 374/445）和第二（384/425）个多个有源钳位沿I / O单元组重叠。 根据一个方面，多个输入/输出单元（420,440）中的每一个具有用于接收参考相应的第一功率域的输出信号的接合焊盘（421,441）和至少一个ESD保护元件（425,440） 445）用于相应的第二功率域。 根据另一方面，多个输入/输出单元（420,440）中的每一个具有用于接收相应输出信号的接合焊盘（421,441）和用于第一功率域和第一功率域中的每一个的至少一个ESD保护元件 第二功率域。

公开(公告)号：US20060262469A1

公开(公告)日：2006-11-23

申请号：US11130873

申请日：2005-05-17

申请人： Michael Khazhinsky ,  Leo Mathew

发明人： Michael Khazhinsky ,  Leo Mathew

IPC分类号： H02H9/00

CPC分类号： H01L27/0251 ,  H01L27/0292 ,  H01L29/7855

摘要： A rail clamp circuit (100) includes first and second power supply voltage rails, a multiple independent gate field effect transistor (MIGFET) (128), and an ESD event detector circuit (138). The MIGFET (128) has a source/drain path coupled between the first (112) and second (114) power supply voltage rails, and first and second gates. The ESD event detector circuit (138) is coupled between the first (112) and second (114) power supply voltage rails, and has first and second output terminals respectively coupled to the first and second gates of the MIGFET. In response to an electrostatic discharge (ESD) event between the first (112) and second (114) power supply voltage rails, the ESD event detector circuit (138) provides a voltage to the second gate to lower an absolute threshold voltage of the MIGFET (128) while providing a voltage to the first gate above the absolute threshold voltage so lowered, thereby making the MIGFET (128) conductive with relatively high conductivity.

摘要翻译： 轨道钳位电路（100）包括第一和第二电源电压轨道，多个独立的栅极场效应晶体管（MIGFET）（128）和ESD事件检测器电路（138）。 MIGFET（128）具有耦合在第一（112）和第二（114）电源电压轨道之间的源极/漏极路径，以及第一和第二栅极。 ESD事件检测器电路（138）耦合在第一（112）和第二（114）电源电压轨道之间，并且具有分别耦合到MIGFET的第一和第二栅极的第一和第二输出端子。 响应于第一（112）和第二（114）电源电压轨道之间的静电放电（ESD）事件，ESD事件检测器电路（138）向第二栅极提供电压以降低MIGFET的绝对阈值电压 （128），同时向第一栅极提供高于绝对阈值电压的电压，从而使MIGFET（128）具有较高导电性的导电性。