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公开(公告)号：US06708288B1
公开(公告)日：2004-03-16
申请号：US09702590
申请日：2000-10-31
IPC分类号： G06F1100
CPC分类号： G06F11/1407 , G06F11/1469
摘要： Compiler-based checkpointing for error recovery. In various embodiments, a compiler is adapted to identify checkpoints in program code. Sets of data objects are associated with the checkpoints, and checkpoint code is generated by the compiler for execution at the checkpoints. The checkpoint code stores state information of the associated data objects for recovery if execution of the program is interrupted.
摘要翻译： 基于编译器的检查点进行错误恢复。 在各种实施例中，编译器适于识别程序代码中的检查点。 数据对象集合与检查点相关联，检查点代码由编译器生成，以便在检查点执行。 如果程序的执行中断，则检查点代码存储用于恢复的相关联的数据对象的状态信息。
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2.发明授权公开(公告)号：US06874138B1
公开(公告)日：2005-03-29
申请号：US09724616
申请日：2000-11-28
CPC分类号： G06F11/1438 , G06F11/1489
摘要： Method and apparatus for resuming execution of a failed computer program. A program is compiled using two compilers to generate first and second sets of object code. Checkpoints are identified in the program, and checkpoint code is generated for execution at the checkpoints. If execution of the first set of object code fails, checkpoint data is recovered and execution of the program is resumed using either the first or second set of object code. In one embodiment, the first set of object code is re-executed before trying the second set of object code.
摘要翻译： 恢复执行故障计算机程序的方法和装置。 使用两个编译器编译程序来生成第一组和第二组目标代码。 检查点在程序中标识，生成检查点代码以便在检查点执行。 如果第一组目标代码的执行失败，则检查点数据被恢复，并且使用第一组或第二组目标代码恢复程序的执行。 在一个实施例中，在尝试第二组目标代码之前重新执行第一组目标代码。
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3.发明授权Method and apparatus for varying the level of correctness checks executed when performing correctness checks opportunistically using spare instruction slots 有权用于改变在执行正确性时执行的正确性检查的级别的方法和装置机会地使用备用指令槽来检查公开(公告)号：US06880153B1
公开(公告)日：2005-04-12
申请号：US09718059
申请日：2000-11-21
CPC分类号： G06F11/3644 , G06F11/3688
摘要： The present invention provides a method (FIG. 6) and an apparatus that enable spare instruction slots within a code module to be utilized opportunistically for insertion of instructions associated with correctness check functions. During the generation of the initial instruction schedule, the compiler examines the initial instruction schedule and determines locations of spare instruction slots that can potentially be utilized for insertion of the correctness check code sequences. If a sufficient number of spare instruction slots exist to accommodate the correctness check code sequences, the sequences are inserted into the instruction schedule. If an insufficient number of spare instruction slots exist to accommodate a code sequence, the compiler adds additional instruction slots if a sufficient number of additional instruction slots can be added for insertion of the check sequences without exceeding a run-time performance cost tolerance level designated by a user.
摘要翻译： 本发明提供了一种方法（图6）和一种使代码模块中的备用指令槽能够机会地用于插入与正确性检查功能相关联的指令的装置。 在生成初始指令调度期间，编译器检查初始指令调度并确定可能用于插入正确性校验码序列的备用指令时隙的位置。 如果存在足够数量的备用指令槽以适应正确性校验码序列，则将该序列插入到指令调度中。 如果存在足够数量的备用指令槽以容纳代码序列，则如果可以添加足够数量的附加指令槽来插入校验序列，则编译器将添加附加指令槽，而不超过由校验序列指定的运行时性能成本容限级别 一个用户
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公开(公告)号：US20140036695A1
公开(公告)日：2014-02-06
申请号：US13562901
申请日：2012-07-31
申请人： Michael L. Ziegler
发明人： Michael L. Ziegler
IPC分类号： H04L12/26
CPC分类号： H04L49/901
摘要： Techniques are provided for performing a delay. A request for a delay may be received. A plurality of delay queues may be provided, with each delay queue spanning a range of delay remaining. The request may be assigned to a delay queue based on the delay remaining. The request may be moved to a different delay queue as the delay remaining decreases.
摘要翻译： 提供技术来执行延迟。 可能会收到延迟请求。 可以提供多个延迟队列，其中每个延迟队列跨越延迟范围。 可以根据剩余的延迟将请求分配给延迟队列。 随着延迟的下降，该请求可以被移动到不同的延迟队列。
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公开(公告)号：US20130223443A1
公开(公告)日：2013-08-29
申请号：US13407125
申请日：2012-02-28
申请人： Michael L. Ziegler
发明人： Michael L. Ziegler
IPC分类号： H04L12/56
CPC分类号： H04L12/56
摘要： Techniques described herein provide for sending packets to nodes based on distribution trees with stages. A packet may be received at a node. The stage of the node may be determined. A distribution tree may be selected. Based on the stage and the selected distribution tree, subsequent stage nodes may be determined. The packet may be sent to the subsequent stage nodes.
摘要翻译： 本文描述的技术提供了基于具有阶段的分布树向节点发送分组。 可以在节点处接收分组。 可以确定节点的阶段。 可以选择分配树。 根据阶段和选择的分布树，可以确定后续阶段节点。 该分组可以被发送到后续的节点。
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公开(公告)号：US20130117605A1
公开(公告)日：2013-05-09
申请号：US13288782
申请日：2011-11-03
申请人： Michael L. Ziegler , Paymon Ghamami
发明人： Michael L. Ziegler , Paymon Ghamami
IPC分类号： G06F11/07
摘要： Techniques for taking corrective action based on probabilities are provided. Request messages may include a size of a data packet and a stated issue interval. A probability of taking corrective action based on the size of the data packet, the stated issue interval, and a target issue interval may be retrieved. Corrective action may be taken with the retrieved probability.
摘要翻译： 提供了基于概率采取纠正措施的技术。 请求消息可以包括数据分组的大小和所述发布间隔。 可以检索基于数据分组的大小，所述问题间隔和目标问题间隔采取校正动作的概率。 纠正措施可以采用检索的概率。
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公开(公告)号：US20130111050A1
公开(公告)日：2013-05-02
申请号：US13286878
申请日：2011-11-01
申请人： Michael L. Ziegler
发明人： Michael L. Ziegler
IPC分类号： G06F15/16
CPC分类号： H04L12/4633 , H04L49/505
摘要： Techniques for delays based on packet sizes are provided. Request messages may identify the size of a data packet. Delays may be initiated based in part on a portion of the size of the data packet. The delays may also be based in part on target issue intervals. Request messages may be sent after the delays.
摘要翻译： 提供了基于分组大小的延迟技术。 请求消息可以标识数据分组的大小。 可以部分地基于数据分组的大小的一部分来启动延迟。 这些延误也可能部分地基于目标问题间隔。 请求消息可能会在延迟之后发送。
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公开(公告)号：US20120320909A1
公开(公告)日：2012-12-20
申请号：US13161945
申请日：2011-06-16
IPC分类号： H04L12/50
CPC分类号： H04L12/4633
摘要： Techniques described herein provide for sending request messages. The request messages may be sent in order. The request messages may be sent over a designated communications channel.
摘要翻译： 本文描述的技术提供发送请求消息。 请求消息可以按顺序发送。 请求消息可以通过指定的通信信道发送。
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9.发明申请公开(公告)号：US20080270773A1
公开(公告)日：2008-10-30
申请号：US11796810
申请日：2007-04-30
申请人： Michael L. Ziegler
发明人： Michael L. Ziegler
IPC分类号： G06F9/30
摘要： Embodiments involve an embedded processing element that fetches at least two possible next instructions (control words) in parallel in one cycle, and executes one of them during the following cycle based on the result of a conditional branch test. Embodiments reduce or avoid branch penalties (zero penalty branches).
摘要翻译： 实施例涉及在一个周期中并行获取至少两个可能的下一个指令（控制字）的嵌入式处理元件，并且基于条件分支测试的结果在随后的周期中执行它们之一。 实施例减少或避免分支惩罚（零惩罚分支）。
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10.发明授权Computer apparatus having special instructions to force ordered load and store operations 失效具有强制有序加载和存储操作的特殊指令的计算机设备公开(公告)号：US06286095B1
公开(公告)日：2001-09-04
申请号：US08533878
申请日：1995-09-26
申请人： Dale C. Morris , Barry J. Flahive , Michael L. Ziegler , Jerome C. Huck , Stephen G. Burger , Ruby B. L. Lee , Bernard L. Stumpf , Jeff Kurtze
发明人： Dale C. Morris , Barry J. Flahive , Michael L. Ziegler , Jerome C. Huck , Stephen G. Burger , Ruby B. L. Lee , Bernard L. Stumpf , Jeff Kurtze
IPC分类号： G06F1314
CPC分类号： G06F9/3834 , G06F9/30043 , G06F9/30087
摘要： A computer apparatus incorporating special instructions to force load and store operations to execute in program order. The present invention provides a new and novel store instruction that is suspended until all prior store instructions have been completed by an associated CPU. Also, a new load instruction is provided which blocks any subsequent load instructions from executing until this load instruction has been completed by an associated CPU. These instructions allow for high efficiency computer systems to be implemented which optimize instruction throughput by executing subsequent instructions while waiting for a prior instruction to complete.
摘要翻译： 一种包含强制加载和存储操作的特殊指令的计算机设备，以程序顺序执行。 本发明提供了一种新的和新颖的存储指令，直到所有先前存储指令已经被相关联的CPU完成为止。 此外，提供了新的加载指令，其阻止任何后续的加载指令执行，直到该加载指令已由相关联的CPU完成。 这些指令允许实现高效率的计算机系统，其通过在等待先前的指令完成的同时执行后续指令来优化指令吞吐量。
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