利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

8 条记录 (耗时 0.031 秒)

    Apparatus of fault-handling in a multiprocessing system
    1.
    发明授权
    Apparatus of fault-handling in a multiprocessing system 失效
    多处理系统故障处理装置

    公开(公告)号：US4438494A

    公开(公告)日：1984-03-20

    申请号：US296025

    申请日：1981-08-25

    申请人： David L. Budde ,  David G. Carson ,  Anthony L. Cornish ,  Brad W. Hosler ,  David B. Johnson ,  Craig B. Peterson

    发明人： David L. Budde ,  David G. Carson ,  Anthony L. Cornish ,  Brad W. Hosler ,  David B. Johnson ,  Craig B. Peterson

    IPC分类号： G06F11/20 ,  G06F11/07 ,  G06F11/00

    CPC分类号： G06F11/0772 ,  G06F11/0724 ,  G06F11/073 ,  G06F11/0745 ,  G06F11/0784 ,  G06F11/0793

    摘要： A number of intelligent crossbar switches (100) are provided in a matrix of orthogonal lines interconnecting processor (110) and memory control unit (MCU) modules (112). The matrix is composed of processor buses (105) and corresponding error-reporting lines (106); and memory buses (107) with corresponding error-reporting lines (108). At the intersection of these lines is a crossbar switch node (100). The crossbar switches function to pass memory requests from a processor to a memory module attached to an MCU node and to pass any data associated with the requests. The system is organized into confinement areas at the boundaries of which are positioned error-detection mechanisms to deal with information flow occurring across area boundaries. Each crossbar switch and MCU node has means for the logging and signaling of errors to other nodes. Means are provided to reconfigure the system to reroute traffic around the confinement area at fault and for restarting system operation in a possibly degraded mode.

    摘要翻译： 在互连处理器（110）和存储器控制单元（MCU）模块（112）的正交线的矩阵中提供了许多智能交叉开关（100）。 矩阵由处理器总线（105）和相应的错误报告线（106）组成。 和具有对应的错误报告行（108）的存储器总线（107）。 这些线路的交叉点是交叉开关节点（100）。 交叉开关用于将存储器请求从处理器传递到连接到MCU节点的存储器模块，并传递与请求相关联的任何数据。 系统被组织成限制区域，其边界位于错误检测机制中，以处理跨区域边界发生的信息流。 每个交叉开关和MCU节点都有用于记录和向其他节点发送错误信号的手段。 提供了用于重新配置系统以重新路由处于故障的限制区域周围的业务并且以可能降级的模式重新启动系统操作的手段。

    Memory-based interagent communication mechanism
    2.
    发明授权
    Memory-based interagent communication mechanism 失效
    基于内存的代理间通信机制

    公开(公告)号：US4829425A

    公开(公告)日：1989-05-09

    申请号：US168635

    申请日：1988-03-01

    申请人： William L. Bain, Jr. ,  David G. Carson ,  George W. Cox ,  Robert C. Duzett ,  Brad W. Hosler ,  Scott A. Ogilvie ,  Craig B. Peterson ,  John L. Wipfli

    发明人： William L. Bain, Jr. ,  David G. Carson ,  George W. Cox ,  Robert C. Duzett ,  Brad W. Hosler ,  Scott A. Ogilvie ,  Craig B. Peterson ,  John L. Wipfli

    IPC分类号： G06F13/40

    CPC分类号： G06F13/404

    摘要： An I/O processor for controlling data transfer between a local bus and an I/O bus. An Execution Unit, an I/O bus sequencer, and a local bus sequencer are connected to a register file. The register file is uniformly addressed and each of the Execution Unit, the local bus sequencer, and the I/O bus sequencer have read/write access to the register file. The register file is comprised of a plurality of register sets. The Execution Unit includes a programmed processor which is programmed to allocate the register sets among tasks running on the processor by passing register-set descriptors between the tasks in the form of messages. The local bus sequencer includes a packet-oriented multiprocessor bus, there being a variable number of bytes in each of the packets. The I/O sequencer includes logic for multibyte sequencing of data at a bus-dependent data rate between the I/O bus and the register file. Each of the tasks includes a task frame, each task frame including register-set pointers. The register-set pointers map between logical addresses used in the instructions of the tasks used to access the pointers and physical register-set addresses used to access the register. Programmed logic in each of the Execution Unit, the local bus sequencer, and the I/O bus sequencer dynamically allocate the register sets to the sending and destination tasks.

    摘要翻译： 用于控制本地总线和I / O总线之间的数据传输的I / O处理器。 执行单元，I / O总线排序器和本地总线顺控程序连接到寄存器文件。 寄存器文件被均匀地寻址，执行单元，本地总线排序器和I / O总线排序器中的每一个具有对寄存器文件的读/写访问。 寄存器文件由多个寄存器组构成。 执行单元包括编程处理器，其被编程为通过在消息形式的任务之间传递寄存器集描述符来在处理器上运行的任务之间分配寄存器集。 本地总线定序器包括面向分组的多处理器总线，每个分组中存在可变数量的字节。 I / O定序器包括用于在I / O总线和寄存器文件之间以总线相关数据速率对数据进行多字节排序的逻辑。 每个任务包括任务帧，每个任务帧包括寄存器集指针。 寄存器集指针映射在用于访问指针的任务的指令中使用的逻辑地址和用于访问寄存器的物理寄存器集地址之间。 每个执行单元，本地总线排序器和I / O总线顺控程序中的程序逻辑动态地将寄存器组分配给发送和目标任务。

    Throughput enhancement for a universal host controller interface in a universal serial bus
    3.
    发明授权
    Throughput enhancement for a universal host controller interface in a universal serial bus 有权
    通用串行总线中通用主机控制器接口的吞吐量增强

    公开(公告)号：US06684272B1

    公开(公告)日：2004-01-27

    申请号：US09472374

    申请日：1999-12-23

    申请人： Brian A. Leete ,  John S. Howard ,  Brad W. Hosler

    发明人： Brian A. Leete ,  John S. Howard ,  Brad W. Hosler

    IPC分类号： G06F300

    CPC分类号： G06F13/385

    摘要： A timing enhancement for a USB controller determines if a short data packet is present. If so, data is placed in a buffer. If the buffer is full, data is sent. If the buffer is not full, the system looks to see if more data is available, if so takes it, if not it sends whatever is available.

    摘要翻译： USB控制器的时序增强器确定是否存在短数据包。 如果是这样，数据就放在缓冲区中。 如果缓冲区已满，则发送数据。 如果缓冲区未满，系统会查看是否有更多的数据可用，如果是这样，如果没有发送任何可用的数据。

    Apparatus and method for dedicated interconnection over a shared external bus
    4.
    发明授权
    Apparatus and method for dedicated interconnection over a shared external bus 失效
    通过共享外部总线进行专用互连的装置和方法

    公开(公告)号：US06502146B1

    公开(公告)日：2002-12-31

    申请号：US09537087

    申请日：2000-03-29

    申请人： Norman J. Rasmussen ,  Brad W. Hosler ,  Darren Abramson ,  Michael J. McTague

    发明人： Norman J. Rasmussen ,  Brad W. Hosler ,  Darren Abramson ,  Michael J. McTague

    IPC分类号： G06F1300

    CPC分类号： G06F13/385

    摘要： Apparatus and methods to control an external bus. In one embodiment, an apparatus includes an external bus port and an external bus controller. The external bus controller can include a first register interface to receive a first set of data and a second register interface to receive a second set of data. The external bus controller can send the first set of data and the second set of data to said external bus port.

    摘要翻译： 控制外部总线的装置和方法。 在一个实施例中，装置包括外部总线端口和外部总线控制器。 外部总线控制器可以包括用于接收第一组数据的第一寄存器接口和用于接收第二组数据的第二寄存器接口。 外部总线控制器可以将第一组数据和第二组数据发送到所述外部总线端口。

    Method and apparatus for avoidance of invalid transactions in a bus host controller
    8.
    发明授权
    Method and apparatus for avoidance of invalid transactions in a bus host controller 有权
    用于避免总线主机控制器中的无效事务的方法和装置

    公开(公告)号：US6067591A

    公开(公告)日：2000-05-23

    申请号：US168374

    申请日：1998-10-08

    申请人： John S. Howard ,  Brad W. Hosler

    发明人： John S. Howard ,  Brad W. Hosler

    IPC分类号： H04L12/403 ,  G06F13/00 ,  G06F3/00

    CPC分类号： G06F13/36 ,  G06F13/4282

    摘要： A method and apparatus for ensuring frame integrity in a bus system are disclosed. In the disclosed system, each scheduled transaction is evaluated before execution to determine whether there is enough time in the frame to complete the transaction. By separately evaluating each transaction at the time of execution, held off transactions are not aborted if the frame ends before the transaction completes. Each transaction is evaluated by determining the approximate length of the transaction and comparing the approximate length to the number of byte times remaining in the frame. A step function is used to determine the approximate length by adding one of two possible constant values which take into account transaction overhead to the number of data bytes in the transaction, the selected constant value being dependent upon the number of data bytes, a smaller constant value being added for smaller transactions and a larger transaction value being added for larger transactions.

    摘要翻译： 公开了一种用于确保总线系统中的帧完整性的方法和装置。 在所公开的系统中，在执行之前评估每个调度的事务，以确定帧中是否有足够的时间来完成事务。 通过在执行时分别评估每个事务，如果该帧在事务完成之前结束，则不中止关闭事务。 通过确定事务的近似长度并将近似长度与帧中剩余的字节数进行比较来评估每个事务。 步进函数用于通过将两个可能的常数值中的一个值加起来来确定近似长度，这两个可能的常数值考虑事务开销到事务中的数据字节数，所选的常数值取决于数据字节的数量，较小的常数 为更小的事务添加值，并为更大的事务添加更大的事务值。