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    Tracking capacitive loads
    2.
    发明授权
    Tracking capacitive loads 有权
    跟踪容性负载

    公开(公告)号：US08605523B2

    公开(公告)日：2013-12-10

    申请号：US13399877

    申请日：2012-02-17

    申请人： Derek C. Tao ,  Young Seog Kim ,  Kuoyuan (Peter) Hsu ,  Bing Wang ,  Annie-Li-Keow Lum

    发明人： Derek C. Tao ,  Young Seog Kim ,  Kuoyuan (Peter) Hsu ,  Bing Wang ,  Annie-Li-Keow Lum

    IPC分类号： G11C7/00

    CPC分类号： G11C29/24 ,  G11C7/222 ,  G11C11/41 ,  G11C29/50012 ,  G11C2029/5002

    摘要： A time delay is determined to cover a timing of a memory cell in a memory macro having a tracking circuit. Based on the time delay, a capacitance corresponding to the time delay is determined. A capacitor having the determined capacitance is utilized. The capacitor is coupled to a first data line of a tracking cell of the tracking circuit. A first transition of the first data line causes a first transition of a second data line of the memory cell.

    摘要翻译： 确定时间延迟以覆盖具有跟踪电路的存储器宏中的存储器单元的定时。 基于时间延迟，确定与时间延迟相对应的电容。 使用具有确定的电容的电容器。 电容器耦合到跟踪电路的跟踪单元的第一数据线。 第一数据线的第一转变导致存储器单元的第二数据线的第一转变。

    Dual rail memory
    6.
    发明授权
    Dual rail memory 有权
    双轨内存

    公开(公告)号：US08305827B2

    公开(公告)日：2012-11-06

    申请号：US12835197

    申请日：2010-07-13

    申请人： Derek C. Tao ,  Kuoyuan (Peter) Hsu ,  Dong Sik Jeong ,  Young Suk Kim ,  Young Seog Kim ,  Yukit Tang

    发明人： Derek C. Tao ,  Kuoyuan (Peter) Hsu ,  Dong Sik Jeong ,  Young Suk Kim ,  Young Seog Kim ,  Yukit Tang

    IPC分类号： G11C5/14

    CPC分类号： G11C5/14

    摘要： A memory array comprises a plurality of memory cells arranged in a plurality of rows and a plurality of columns. A column of the plurality of columns includes a first power supply node configured to provide a first voltage, a second power supply node configured to provide a second voltage, and a plurality of internal supply nodes electrically coupled together and configured to receive the first voltage or the second voltage for a plurality of memory cells in the column and a plurality of internal ground nodes. The internal ground nodes are electrically coupled together and configured to provide at least two current paths for the plurality of memory cells in the column.

    摘要翻译： 存储器阵列包括以多行和多列布置的多个存储单元。 多列的列包括被配置为提供第一电压的第一电源节点，被配置为提供第二电压的第二电源节点和电耦合在一起并被配置为接收第一电压的多个内部供电节点， 该列中的多个存储单元的第二电压和多个内部接地节点。 内部接地节点电耦合在一起并且被配置为为列中的多个存储器单元提供至少两个电流路径。

    Voltage battery
    7.
    发明授权
    Voltage battery 有权
    电压电池

    公开(公告)号：US08942055B2

    公开(公告)日：2015-01-27

    申请号：US13765384

    申请日：2013-02-12

    申请人： Annie-Li-Keow Lum ,  Kuoyuan (Peter) Hsu

    发明人： Annie-Li-Keow Lum ,  Kuoyuan (Peter) Hsu

    IPC分类号： G11C5/14

    CPC分类号： G11C11/419

    摘要： A circuit includes a voltage generating circuit and a voltage keeper circuit. The voltage generating circuit includes a first node. The voltage keeper circuit includes a second node and a third node. The first node is coupled with the second node. The voltage generating circuit is configured to generate a voltage value at the first node and the second node to maintain the third node at a particular third node voltage.

    摘要翻译： 电路包括电压产生电路和电压保持器电路。 电压产生电路包括第一节点。 电压保持器电路包括第二节点和第三节点。 第一节点与第二节点耦合。 电压产生电路被配置为在第一节点和第二节点处产生电压值，以将第三节点维持在特定的第三节点电压。

    Memory leakage and data retention control
    8.
    发明授权
    Memory leakage and data retention control 有权
    内存泄漏和数据保留控制

    公开(公告)号：US08339890B2

    公开(公告)日：2012-12-25

    申请号：US12788860

    申请日：2010-05-27

    申请人： Kuoyuan (Peter) Hsu ,  Yukit Tang ,  Jacklyn Chang

    发明人： Kuoyuan (Peter) Hsu ,  Yukit Tang ,  Jacklyn Chang

    IPC分类号： G11C5/14

    CPC分类号： G11C5/148 ,  G11C11/413

    摘要： A circuit with leakage and data retention control includes at least one memory cell in a first memory array. The at least one memory cell is coupled to a first power supply voltage and a virtual ground. The circuit includes a current source and an NMOS transistor. The drain of the NMOS transistor is coupled to the virtual ground and the gate of the NMOS transistor is coupled to the current source.

    摘要翻译： 具有泄漏和数据保持控制的电路包括第一存储器阵列中的至少一个存储单元。 所述至少一个存储单元耦合到第一电源电压和虚拟地。 该电路包括电流源和NMOS晶体管。 NMOS晶体管的漏极耦合到虚拟接地，并且NMOS晶体管的栅极耦合到电流源。

    Memory with regulated ground nodes
    9.
    发明授权
    Memory with regulated ground nodes 有权
    具有受调节接地节点的存储器

    公开(公告)号：US08576611B2

    公开(公告)日：2013-11-05

    申请号：US12832320

    申请日：2010-07-08

    申请人： Kuoyuan (Peter) Hsu ,  Yukit Tang ,  Derek Tao ,  Young Seog Kim

    发明人： Kuoyuan (Peter) Hsu ,  Yukit Tang ,  Derek Tao ,  Young Seog Kim

    IPC分类号： G11C11/00

    CPC分类号： G11C11/419 ,  G11C7/00 ,  G11C11/413 ,  H01L27/11

    摘要： Some embodiments regard a memory array comprising: a plurality of memory cells arranged in a plurality of rows and a plurality of columns; wherein a column of the plurality of columns includes a column ground node; at least two voltage sources configured to be selectively coupled to the column ground node; and a plurality of memory cells having a plurality of internal ground nodes electrically coupled together and to the column ground node.

    摘要翻译： 一些实施例涉及一种存储器阵列，包括：布置成多行和多列的多个存储单元; 其中所述多列的列包括列接地节点; 至少两个电压源被配置为选择性地耦合到所述列接地节点; 以及多个存储单元，其具有电耦合在一起并连接到列地接地节点的多个内部接地节点

    Layout of memory strap cell
    10.
    发明授权
    Layout of memory strap cell 有权
    记忆带细胞布局

    公开(公告)号：US08704376B2

    公开(公告)日：2014-04-22

    申请号：US13443467

    申请日：2012-04-10

    申请人： Jacklyn Chang ,  Evan Yong Zhang ,  Derek C. Tao ,  Kuoyuan (Peter) Hsu

    发明人： Jacklyn Chang ,  Evan Yong Zhang ,  Derek C. Tao ,  Kuoyuan (Peter) Hsu

    IPC分类号： H01L23/498

    CPC分类号： H01L27/1104 ,  H01L27/0207

    摘要： A layout structure includes a substrate, a well, a first dopant area, a second dopant area, a first poly region, a third dopant area, a fourth dopant area, and a second poly region. The well is in the substrate. The first poly region is in between the first dopant area and the second dopant area. The second poly region is in between the third dopant area and the fourth dopant area. The first dopant area, the second dopant area, the third dopant area, and the fourth dopant area are in the well. The first dopant area is configured to serve as a source of a transistor and to receive a first voltage value from a first power supply source. The well is configured to serve as a bulk of the transistor and to receive a second voltage value from a second power supply source.

    摘要翻译： 布局结构包括衬底，阱，第一掺杂区，第二掺杂区，第一多晶区，第三掺杂区，第四掺杂区和第二多晶区。 井在底层。 第一多晶硅区位于第一掺杂区和第二掺杂区之间。 第二聚合区位于第三掺杂区和第四掺杂区之间。 第一掺杂剂区域，第二掺杂剂区域，第三掺杂剂区域和第四掺杂剂区域在井中。 第一掺杂剂区域被配置为用作晶体管的源极并且从第一电源接收第一电压值。 阱被配置为用作晶体管的体积并从第二电源接收第二电压值。