公开(公告)号：US5537621A

公开(公告)日：1996-07-16

申请号：US84197

申请日：1993-07-02

申请人： Didier Charlot ,  Josiane Keryvel ,  Christian Bernard

发明人： Didier Charlot ,  Josiane Keryvel ,  Christian Bernard

IPC分类号： G06F12/16 ,  G06F11/00 ,  G06F11/08 ,  G06F11/10 ,  G06F12/08 ,  G06F12/12 ,  G11C29/00 ,  G11C29/04 ,  G06F11/34

CPC分类号： G11C29/88 ,  G06F11/08 ,  G06F12/0802 ,  G06F12/126 ,  G06F11/0763 ,  G06F11/1064 ,  G06F2212/1032

摘要： The memory (DAT) with blocks (BL) organized in N columns of n levels is managed by a method consisting of prohibiting access to blocks that are unusable because of operating defects, by associating the unusable blocks with a flag (F) advantageously incorporated into the addresses of the blocks. When these addresses incorporate at least two bits combined to indicate the states of the block at that address, the flag (F) may be a free combination of these two bits.

摘要翻译： PCT No.PCT / FR92 / 01062 Sec。 371日期：1993年7月2日 102（e）日期1993年7月2日PCT提交1992年11月16日PCT公布。 公开号WO93 / 10497 日期：1993年5月27日。以N级N列组织的块（BL）的存储器（DAT）由一种方法管理，该方法包括通过将不可用块与标志相关联来禁止访问由于操作缺陷而不可用的块 （F）有利地结合到块的地址中。 当这些地址合并至少两个比特组合以指示在该地址处的块的状态时，标志（F）可以是这两个比特的自由组合。

公开(公告)号：US20120173772A1

公开(公告)日：2012-07-05

申请号：US13395557

申请日：2010-09-10

申请人： Yves Durand ,  Christian Bernard

发明人： Yves Durand ,  Christian Bernard

IPC分类号： G06F13/28

CPC分类号： G06F13/28

摘要： The invention relates to an access controller which comprises a module (24) for managing writing in a circular buffer (16), means (38) for storing a first read pointer (PL) and a second write pointer (PE), a module (30) for managing reading in the circular buffer (16), means (24, 30, 40) for blocking reading, respectively writing, means (38) for storing a read or write work pointer (PT) which is different from the first and second pointers (PL; PE), and means (24, 30, 40) for updating the wo: pointer (PT) according to a predetermined update logic.The predetermined update logic comprises forward or backward movements of the work pointer (PT) inside the circular buffer (16), and the controller includes means for blocking the read or write work pointer if the read work pointer (PT) points outside a memory space reserved for reading or, respectively, if the write work pointer (PT) points outside a free memory space for writing.

摘要翻译： 本发明涉及一种访问控制器，其包括用于管理在循环缓冲器（16）中写入的模块（24），用于存储第一读指针（PL）和第二写指针（PE）的模块（38） 用于管理循环缓冲器（16）中的读取的装置（24,30,40），用于分别写入用于存储读或写工作指针（PT）的装置（38），所述读或写工作指针（PT）不同于第一和 第二指针（PL; PE）和用于根据预定更新逻辑更新wo：指针（PT）的装置（24,30,40）。 预定的更新逻辑包括在循环缓冲器（16）内部的工作指针（PT）的向前或向后移动，并且如果读取工作指针（PT）指向存储空间外部，则控制器包括用于阻止读取或写入工作指针的装置 保留用于阅读，或分别如果写入工作指针（PT）指向空闲存储器空间进行写入。

公开(公告)号：US09032114B2

公开(公告)日：2015-05-12

申请号：US13395557

申请日：2010-09-10

申请人： Yves Durand ,  Christian Bernard

发明人： Yves Durand ,  Christian Bernard

IPC分类号： G06F13/28 ,  G06F5/00

CPC分类号： G06F13/28

摘要： The invention relates to an access controller which comprises a module (24) for managing writing in a circular buffer (16), means (38) for storing a first read pointer (PL) and a second write pointer (PE), a module (30) for managing reading in the circular buffer (16), means (24, 30, 40) for blocking reading, respectively writing, means (38) for storing a read or write work pointer (PT) which is different from the first and second pointers (PL; PE), and means (24, 30, 40) for updating the wo: pointer (PT) according to a predetermined update logic.The predetermined update logic comprises forward or backward movements of the work pointer (PT) inside the circular buffer (16), and the controller includes means for blocking the read or write work pointer if the read work pointer (PT) points outside a memory space reserved for reading or, respectively, if the write work pointer (PT) points outside a free memory space for writing.

摘要翻译： 本发明涉及一种访问控制器，其包括用于管理在循环缓冲器（16）中写入的模块（24），用于存储第一读指针（PL）和第二写指针（PE）的模块（38） 用于管理循环缓冲器（16）中的读取的装置（24,30,40），用于分别写入用于存储读或写工作指针（PT）的装置（38），所述读或写工作指针（PT）不同于第一和 第二指针（PL; PE）和用于根据预定更新逻辑更新wo：指针（PT）的装置（24,30,40）。 预定的更新逻辑包括在循环缓冲器（16）内部的工作指针（PT）的向前或向后移动，并且如果读取工作指针（PT）指向存储空间外部，则控制器包括用于阻止读取或写入工作指针的装置 保留用于阅读，或分别如果写入工作指针（PT）指向空闲存储器空间进行写入。

公开(公告)号：US08260981B2

公开(公告)日：2012-09-04

申请号：US12890012

申请日：2010-09-24

申请人： Yves Durand ,  Christian Bernard

发明人： Yves Durand ,  Christian Bernard

IPC分类号： G06F13/28

CPC分类号： G06F13/28

摘要： A direct memory access controller including: a transfer module that transfers data from several data sources to at least one addressee for these data, through several buffer memories each including a predetermined number of successive elementary memory locations; a read management module that reads data stored in the buffer memories and that transfers them in sequence to the addressee; and a storage module that stores read pointers associated respectively with each buffer memory, each read pointer indicating an elementary location of the buffer memory with which it is associated and in which data can be read, wherein the buffer memories are associated respectively with each data source, and for each buffer memory, the controller includes means for executing a firmware that reads data and updates a read pointer associated with this buffer memory, and for synchronising execution of the firmwares as a function of a predetermined order of data originating from buffer memories required in a data sequence to be transferred to the addressee.

摘要翻译： 一种直接存储器访问控制器，包括：传送模块，其通过几个缓冲存储器将数据从多个数据源传送到至少一个这些数据的收件人，每个缓冲存储器包括预定数量的连续的基本存储单元; 读取管理模块，读取存储在缓冲存储器中的数据，并将它们依次传送给收件人; 以及存储模块，其存储分别与每个缓冲存储器相关联的读指针，每个读指针指示与其相关联的缓冲存储器的基本位置，并且其中可读取数据，其中缓冲存储器分别与每个数据源相关联 ，并且对于每个缓冲存储器，控制器包括用于执行读取数据并更新与该缓冲存储器相关联的读取指针的固件的固件的装置，并且用于将固件的执行作为来自所需缓冲存储器的预定数据顺序的函数 在要传送给收件人的数据序列中。

公开(公告)号：US08189612B2

公开(公告)日：2012-05-29

申请号：US11686579

申请日：2007-03-15

申请人： Romain Lemaire ,  Didier Lattard ,  Fabien Clermidy ,  Christian Bernard

发明人： Romain Lemaire ,  Didier Lattard ,  Fabien Clermidy ,  Christian Bernard

IPC分类号： H04L12/00

CPC分类号： G06F15/7867

摘要： This invention relates to a system on chip for data flow type application. The system comprises a network on chip, a central controller and processing units connected to said network via associated network interfaces. A processing unit and/or its associated network interface can be configured on command from the central controller or on a command incorporated in a data packet to be processed. The network interface comprises a client module that can request a configuration server to transmit the parameters of a configuration that is unavailable in the interface. The invention also relates to a mobile terminal/ a base station comprising a base band modem implemented by such a system on chip.

摘要翻译： 本发明涉及用于数据流类型应用的片上系统。 该系统包括片上网络，中央控制器和经由相关网络接口连接到所述网络的处理单元。 处理单元和/或其相关联的网络接口可以根据来自中央控制器的命令或者包含在要处理的数据分组中的命令来配置。 网络接口包括可以请求配置服务器发送在接口中不可用的配置的参数的客户端模块。 本发明还涉及一种移动终端/基站，包括由片上系统所实现的基带调制解调器。

公开(公告)号：US20110087808A1

公开(公告)日：2011-04-14

申请号：US12890012

申请日：2010-09-24

申请人： Yves DURAND ,  Christian Bernard

发明人： Yves DURAND ,  Christian Bernard

IPC分类号： G06F13/28

CPC分类号： G06F13/28

摘要： This direct access memory controller (10, 20) is programmed to transfer data from several data sources (121, . . . , 12i, . . . , 12n) to at least one addressee (14) for these data, through several buffer memories (161, . . . , 16i, . . . , 16n). It comprises a read management module (30) designed to read data stored in the buffer memories (161, . . . , 16i, . . . , 16n) and to transfer them in sequence to the addressee (14) and read pointers (PL1, PL2) storage means (38) associated respectively with each buffer memory respectively.For each buffer memory (161, . . . , 16i, . . . , 16n), the controller (10, 20) comprises means of executing a firmware (401, . . . , 40i, . . . , 40n) to read data and update the read pointer associated with this buffer memory, and it comprises means (30, 401, . . . , 40i, . . . , 40n) of synchronising execution of the firmwares as a function of a predetermined order of data originating from buffer memories required in the data sequence to be transferred to the addressee.

摘要翻译： 该直接访问存储器控制器（10,20）被编程为通过几个缓冲存储器将数据从多个数据源（121，...，12i，...，12n）传送到至少一个这些数据的收件人（14） （161，...，16i，...，16n）。 它包括读取管理模块（30），用于读取存储在缓冲存储器（161，...，16i，...，16n）中的数据，并将它们依次传送给收件人（14）和读取指针（PL1 ，PL2）分别与每个缓冲存储器相关联的存储装置（38）。 对于每个缓冲存储器（161，...，16i，...，16n），控制器（10,20）包括执行要读取的固件（401，...，40i，...，40n） 数据和更新与该缓冲存储器相关联的读取指针，并且其包括作为来自以下的数据的预定顺序的函数的固件的同步执行的装置（30,401，...，40i，...，40n） 要将数据序列中需要的缓冲存储器传送给收件人。

公开(公告)号：US07733771B2

公开(公告)日：2010-06-08

申请号：US11234236

申请日：2005-09-26

申请人： Fabien Clermidy ,  Didier Lattard ,  Didier Varreau ,  Christian Bernard

发明人： Fabien Clermidy ,  Didier Lattard ,  Didier Varreau ,  Christian Bernard

IPC分类号： G01R31/08 ,  G06K5/00

CPC分类号： H04L47/10 ,  H04L47/39

摘要： A data processing method in a network on chip formed of a plurality of processors configured to communicate between one another, and at least one network controller configured to initialize communications in the network, the method including: receiving and storing in a memory by a first processor, one or more credit management configuration programs received from the network controller, and establishing a first communication between at least said first processor and at least one second processor.

摘要翻译： 一种由被配置为彼此通信的多个处理器形成的芯片上的数据处理方法，以及被配置为初始化网络中的通信的至少一个网络控制器，所述方法包括：通过第一处理器接收和存储在存储器中 ，从网络控制器接收的一个或多个信用管理配置程序，以及在至少所述第一处理器与至少一个第二处理器之间建立第一通信。

公开(公告)号：US07017011B2

公开(公告)日：2006-03-21

申请号：US10075289

申请日：2002-02-15

申请人： Sylvie Lesmanne ,  Christian Bernard ,  Pamphile Koumou

发明人： Sylvie Lesmanne ,  Christian Bernard ,  Pamphile Koumou

IPC分类号： G06F12/00

CPC分类号： G06F12/082 ,  G06F12/0813

摘要： A coherence controller is included in a module which includes a plurality of multiprocessor units, each of which contains a main memory and processors equipped with respective cache memories. The module may be one of a plurality of similarly constructed modules connected by a router or other type of switching device. The coherence controller in each module includes a cache filter directory having a first filter directory for guaranteeing coherence between the local main memory and the cache memory in each of the processors of the module, and an external port connected to at least one of the other modules. The cache filter directory also includes a complementary filter directory, which tracks locations of lines or blocks of the local main memory copied from the module into other modules, and for guaranteeing coherence between the local main memory and the cache in each of the processors of the module and the other modules.

摘要翻译： 相干控制器包括在模块中，该模块包括多个多处理器单元，每个多处理器单元包含主存储器和配备有各自高速缓冲存储器的处理器。 模块可以是由路由器或其他类型的交换设备连接的多个类似构造的模块之一。 每个模块中的相干控制器包括具有第一过滤器目录的高速缓存过滤器目录，用于保证模块的每个处理器中的本地主存储器和高速缓冲存储器之间的一致性，以及连接到至少一个其它模块的外部端口 。 缓存过滤器目录还包括补充过滤器目录，其跟踪从模块复制到其他模块的本地主存储器的行或块的位置，并且用于保证本地主存储器和缓存器的每个处理器中的高速缓存之间的一致性 模块和其他模块。

公开(公告)号：US07799159B2

公开(公告)日：2010-09-21

申请号：US10587182

申请日：2005-01-21

申请人： Pascal Martin ,  Christian Bernard

发明人： Pascal Martin ,  Christian Bernard

IPC分类号： B29D30/16 ,  B29C70/32

CPC分类号： B29D30/165 ,  B29C70/326

摘要： The manufacturing device comprises a rotary distributor 6 in rotation about a rotation axis R, the rotary distributor comprising at least one elbowed tube 61, the elbowed tube having a corridor for receiving the wire on the radially internal side and forming output guidance on the externally radial side. The device comprises a member for conveying to the distributor comprising a tubular portion 53 substantially perpendicular to the rotation axis R, a space in the radial direction being provided between the tubular portion 53 and the elbowed tube 61. A knife 7 is disposed in the space between the rotary distributor and the conveying member. The conveying member and the distributor are coupled and both rotary, the knife 7 being mounted on a knife holder 70 for purposes of adjustment and whose rotation is locked during cutting. The rotary distributor comprises a central tube 51, and inlet orifice 52 of which is disposed substantially on the rotation axis R of the rotary distributor, the tubular portion 53 coming in line with the central tube 51.

摘要翻译： 制造装置包括围绕旋转轴线R旋转的旋转分配器6，旋转分配器包括至少一个弯管61，该弯管具有用于在径向内侧上接收线的走廊，并在外径向上形成输出引导 侧。 该装置包括用于输送到分配器的构件，该构件包括基本上垂直于旋转轴线R的管状部分53，径向方向上的空间设置在管状部分53和弯管61之间。刀7设置在空间 在旋转分配器和输送构件之间。 输送构件和分配器联接并且两者都旋转，为了调整目的，刀7安装在刀架70上，并且在切割期间旋转被锁定。 旋转分配器包括中心管51，其入口孔52基本上设置在旋转分配器的旋转轴线R上，管状部分53与中心管51成一直线。

公开(公告)号：US5299318A

公开(公告)日：1994-03-29

申请号：US620472

申请日：1990-11-30

申请人： Christian Bernard ,  Monika Obreska ,  Philippe Vallet

发明人： Christian Bernard ,  Monika Obreska ,  Philippe Vallet

IPC分类号： G06F9/22 ,  G06F9/26 ,  G06F9/28 ,  G06F9/38 ,  G06F9/30

CPC分类号： G06F9/28 ,  G06F9/3885

摘要： A data processing system having processors with large instruction sets optimized for the execution of brief instructions. The processor (CPU) comprises a plurality of microprogrammed execution units (EAD, BDP, FPP) communicating with one another and with a memory (MU) by way of a cache memory (CA). One of the units is an addressing unit (EAD). A second unit is a binary and a decimal calculation unit (BDP). A third unit is a floating point calculation unit (FPP) to permit the units to function autonomously, each unit includes its own command block and synchronizing means, for authorizing or interrupting the execution of the microprogram defined by the instruction in progress in said unit.Each command block includes means for commanding instructions for triggering the execution of the microprogram of the first instruction in standby. The last microinstruction includes an end-of-microprogram indicator, and for certain units an anticipation indication, to condition the command means so as to authorize the execution of the microprogram of the instruction in standby before a preceding instruction has been fully completed.

摘要翻译： 具有处理器的数据处理系统具有针对执行简要指令而优化的大指令集。 处理器（CPU）包括通过高速缓冲存储器（CA）彼此通信和与存储器（MU）进行通信的多个微程序执行单元（EAD，BDP，FPP）。 其中一个单元是寻址单元（EAD）。 第二个单位是二进制和十进制计算单位（BDP）。 第三单元是允许单元自主运行的浮点计算单元（FPP），每个单元包括其自己的命令块和同步装置，用于授权或中断由所述单元中正在进行的指令定义的微程序的执行。 每个命令块包括用于命令用于触发在待机状态下执行第一条指令的微程序的指令的装置。 最后一个微指令包括微程序指示符指示符，并且对于某些单元，预期指示来调节命令装置，以便在先前的指令已经完成之前授权执行指令的微程序。