公开(公告)号：US5504369A

公开(公告)日：1996-04-02

申请号：US342960

申请日：1994-11-21

申请人： Edward C. Dasse ,  Robert W. Bollish ,  Alfredo Figueroa ,  James H. Carlquist ,  Thomas R. Yarbrough ,  Charles F. Toewe ,  Kelvin L. Holub ,  Marcus R. Burton ,  Kenneth J. Long ,  Walid S. Ballouli

发明人： Edward C. Dasse ,  Robert W. Bollish ,  Alfredo Figueroa ,  James H. Carlquist ,  Thomas R. Yarbrough ,  Charles F. Toewe ,  Kelvin L. Holub ,  Marcus R. Burton ,  Kenneth J. Long ,  Walid S. Ballouli

IPC分类号： G01R31/28 ,  H01L21/66 ,  G01R31/00

CPC分类号： G01R31/2831 ,  G01R31/2884

摘要： A semiconductor wafer (20) having integrated circuit dice (22), wafer conductors (42-47, 50-53), and wafer contact pads (38) formed thereon. The wafer conductors (42-47, 50-53) are used to transfer electrical signals to and from the integrated circuit dice (22) on semiconductor wafer (20) so that wafer level testing and burn-in can be performed on the integrated circuit dice (22). In accordance with one embodiment of the present, each wafer conductor (45, 52) is electrically coupled to the same bonding pad (78) on each integrated circuit dice (22). Each wafer conductor (42-47, 50-53) includes at least a portion of conductor (42-47) which overlies the upper surface of at least one integrated circuit dice (22).

摘要翻译： 具有集成电路晶片（22），晶片导体（42-47,50-53）和形成在其上的晶片接触焊盘（38）的半导体晶片（20）。 晶片导体（42-47,50-53）用于将电信号传送到半导体晶片（20）上的集成电路晶片（22）并从集成电路晶片（22）传出，从而可以在集成电路上执行晶片级测试和老化 骰子（22）。 根据本发明的一个实施例，每个晶片导体（45,52）电耦合到每个集成电路骰子（22）上的相同接合焊盘（78）。 每个晶片导体（42-47,50-53）包括覆盖至少一个集成电路晶片（22）的上表面的导体（42-47）的至少一部分。

公开(公告)号：US5654588A

公开(公告)日：1997-08-05

申请号：US487671

申请日：1995-06-07

申请人： Edward C. Dasse ,  Robert W. Bollish ,  Alfredo Figueroa ,  James H. Carlquist ,  Thomas R. Yarbrough ,  Charles F. Toewe ,  Kelvin L. Holub ,  Marcus R. Burton ,  Kenneth J. Long ,  Walid S. Ballouli ,  Shih King Cheng

发明人： Edward C. Dasse ,  Robert W. Bollish ,  Alfredo Figueroa ,  James H. Carlquist ,  Thomas R. Yarbrough ,  Charles F. Toewe ,  Kelvin L. Holub ,  Marcus R. Burton ,  Kenneth J. Long ,  Walid S. Ballouli ,  Shih King Cheng

IPC分类号： G01R31/28 ,  H01L21/66 ,  H01L23/58 ,  G01R31/00

CPC分类号： G01R31/2831 ,  G01R31/2884 ,  H01L22/00 ,  H01L22/32 ,  H01L2924/0002

摘要： Wafer level testing of a wafer (500) is accomplished by dividing the integrated circuits of the wafer into a plurality of segmented bus regions (514, 516, and 518 for example). Each bus region is formed having its own set of test conductors (520-530) wherein each set of test conductors are isolated from all other sets of test conductors on the wafer. Each test conductor has at least one contact pad (531-546) where each contact pad lies within a periphery of the integrated circuits' active areas. By forming pads over ICs and by sub-dividing the bus structure of test conductive lines, more high powered ICs can be tested in a wafer-level manner with fewer problems associated with speed, power, throughput, and routing problems.

摘要翻译： 通过将晶片的集成电路分成多个分段总线区域（例如514,516和518）来实现晶片（500）的晶片级测试。 每个总线区域形成有其自己的一组测试导体（520-530），其中每组测试导体与晶片上的所有其它测试导体组隔离。 每个测试导体具有至少一个接触焊盘（531-546），其中每个接触焊盘位于集成电路的有效区域的外围。 通过在IC上形成焊盘并通过对测试导线的总线结构进行细分，可以以较低的速度，功率，吞吐量和布线问题相关的问题，以晶圆级方式测试更多的高功率IC。

公开(公告)号：US5399505A

公开(公告)日：1995-03-21

申请号：US96094

申请日：1993-07-23

申请人： Edward C. Dasse ,  Robert W. Bollish ,  Alfredo Figueroa ,  James H. Carlquist ,  Thomas R. Yarbrough ,  Charles F. Toewe ,  Kelvin L. Holub ,  Marcus R. Burton ,  Kenneth J. Long ,  Walid S. Ballouli ,  Shih K. Cheng

发明人： Edward C. Dasse ,  Robert W. Bollish ,  Alfredo Figueroa ,  James H. Carlquist ,  Thomas R. Yarbrough ,  Charles F. Toewe ,  Kelvin L. Holub ,  Marcus R. Burton ,  Kenneth J. Long ,  Walid S. Ballouli ,  Shih K. Cheng

IPC分类号： G01R31/28 ,  H01L21/66

CPC分类号： G01R31/2831 ,  G01R31/2884

摘要： A semiconductor wafer (20) having integrated circuit dice (22), wafer conductors (42-47, 50-53), and wafer contact pads (38) formed thereon. The wafer conductors (42-47, 50-53) are used to transfer electrical signals to and from the integrated circuit dice (22) on semiconductor wafer (20) so that wafer level testing and burn-in can be performed on the integrated circuit dice (22). In accordance with one embodiment of the present, each wafer conductor (45, 52) is electrically coupled to the same bonding pad (78) on each integrated circuit dice (22). Each wafer conductor (42-47, 50-53) includes at least a portion of conductor (42-47) which overlies the upper surface of at least one integrated circuit dice (22).

摘要翻译： 具有集成电路晶片（22），晶片导体（42-47,50-53）和形成在其上的晶片接触焊盘（38）的半导体晶片（20）。 晶片导体（42-47,50-53）用于将电信号传送到半导体晶片（20）上的集成电路晶片（22）并从集成电路晶片（22）传出，从而可以在集成电路上执行晶片级测试和老化 骰子（22）。 根据本发明的一个实施例，每个晶片导体（45,52）电耦合到每个集成电路骰子（22）上的相同接合焊盘（78）。 每个晶片导体（42-47,50-53）包括覆盖至少一个集成电路晶片（22）的上表面的导体（42-47）的至少一部分。

公开(公告)号：US4700132A

公开(公告)日：1987-10-13

申请号：US731194

申请日：1985-05-06

申请人： Thomas R. Yarbrough ,  Larry M. Beasley

发明人： Thomas R. Yarbrough ,  Larry M. Beasley

IPC分类号： G01R1/073 ,  G01R31/28 ,  G01R31/02

CPC分类号： G01R31/2886 ,  G01R1/073 ,  G01R1/07314 ,  G01R1/07364

摘要： An integrated circuit test site assembly for testing pin grid array (PGA) packaged integrated circuits having removable contact pins. The removable contact pins, which are preferably spring-loaded pogo pins, enable the test site assembly to be repaired quickly and easily with a minimum of down time. In addition, the test site need only be loaded with the number of pins required to make contact with the PGA lead pattern.

摘要翻译： 一种集成电路测试现场组件，用于测试具有可拆卸触点引脚的引脚格栅阵列（PGA）封装集成电路。 优选弹簧加载弹簧销的可拆卸接触销使得能够以最小的停机时间快速且容易地修复测试现场组件。 此外，测试站点只需要加载与PGA引线图形接触所需的引脚数量。