公开(公告)号：US07363601B2

公开(公告)日：2008-04-22

申请号：US10711959

申请日：2004-10-15

申请人： Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani R. Narayan ,  Stephen L. Runyon ,  Robert F. Walker

发明人： Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani R. Narayan ,  Stephen L. Runyon ,  Robert F. Walker

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： Methods, systems and program products are disclosed for selectively scaling an integrated circuit (IC) design: by layer, by unit, or by ground rule, or a combination of these. The selective scaling technique can be applied in a feedback loop with the manufacturing system with process and yield feedback, during the life of a design, to increase yield in early processes in such a way that hierarchy is preserved. The invention removes the need to involve designers in improving yield where new technologies such as maskless fabrication are implemented.

摘要翻译： 公开了用于选择性地缩放集成电路（IC）设计的方法，系统和程序产品：按层，单元或基本规则，或这些的组合。 在设计寿命期间，选择性缩放技术可以应用于具有过程和产量反馈的制造系统的反馈回路中，以便以保持层次结构的方式增加早期过程中的产量。 本发明消除了在实现诸如无掩模制造之类的新技术的情况下使设计人员改进产量的需要。

公开(公告)号：US07882463B2

公开(公告)日：2011-02-01

申请号：US12035572

申请日：2008-02-22

申请人： Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani R. Narayan ,  Stephen L. Runyon ,  Robert F. Walker

发明人： Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani R. Narayan ,  Stephen L. Runyon ,  Robert F. Walker

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： The invention includes a solution for selectively scaling an integrated circuit (IC) design by: layer, region or cell, or a combination of these. The selective scaling technique can be applied in a feedback loop with the manufacturing system with process and yield feedback, during the life of a design, to increase yield in early processes in such a way that hierarchy is preserved. The invention removes the need to involve designers in improving yield.

摘要翻译： 本发明包括通过以下方式选择性地缩放集成电路（IC）设计的解决方案：层，区域或单元，或它们的组合。 在设计寿命期间，选择性缩放技术可以应用于具有过程和产量反馈的制造系统的反馈回路中，以便以保持层次结构的方式增加早期过程中的产量。 本发明消除了使设计人员提高产量的需要。

公开(公告)号：US20080148210A1

公开(公告)日：2008-06-19

申请号：US12035572

申请日：2008-02-22

申请人： Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani R. Narayan ,  Stephen L. Runyon ,  Robert F. Walker

发明人： Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani R. Narayan ,  Stephen L. Runyon ,  Robert F. Walker

IPC分类号： G06F17/50

CPC分类号： G06F17/5068

摘要： The invention includes a solution for selectively scaling an integrated circuit (IC) design by: layer, region or cell, or a combination of these. The selective scaling technique can be applied in a feedback loop with the manufacturing system with process and yield feedback, during the life of a design, to increase yield in early processes in such a way that hierarchy is preserved. The invention removes the need to involve designers in improving yield.

摘要翻译： 本发明包括通过以下方式选择性地缩放集成电路（IC）设计的解决方案：层，区域或单元，或它们的组合。 在设计寿命期间，选择性缩放技术可以应用于具有过程和产量反馈的制造系统的反馈回路中，以便以保持层次结构的方式增加早期过程中的产量。 本发明消除了使设计人员提高产量的需要。

公开(公告)号：US07484197B2

公开(公告)日：2009-01-27

申请号：US11279758

申请日：2006-04-14

申请人： Robert J. Allen ,  Michael S. Gray ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani R. Narayan ,  Robert F. Walker ,  Xin Yuan

发明人： Robert J. Allen ,  Michael S. Gray ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani R. Narayan ,  Robert F. Walker ,  Xin Yuan

IPC分类号： G06F17/50

CPC分类号： G06F17/5081

摘要： A method comprises extracting a hierarchical grid constraint set and modeling one or more critical objects of at least one cell as a variable set. The method further comprises solving a linear programming problem based on the hierarchical grid constraint set with the variable set to provide initial locations of the critical objects of the at least one cell and determining target on-grid locations of the one or more critical objects in the at least one cell using the results of the linear programming solution.

摘要翻译： 一种方法包括提取分级网格约束集合并将至少一个小区的一个或多个关键对象建模为变量集。 该方法还包括基于具有变量集合的分级网格约束集来解决线性规划问题，以提供至少一个小区的关键对象的初始位置并且确定所述至少一个小区中的一个或多个关键对象的目标并网位置 使用线性规划解决方案的结果的至少一个小区。

公开(公告)号：US07761821B2

公开(公告)日：2010-07-20

申请号：US11837732

申请日：2007-08-13

申请人： Robert J. Allen ,  Cam V. Endicott ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker ,  Xin Yuan

发明人： Robert J. Allen ,  Cam V. Endicott ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker ,  Xin Yuan

IPC分类号： G06F17/50 ,  G06F9/455

CPC分类号： G06F17/5077 ,  G06F17/5068

摘要： A method, system and program product for migrating an integrated circuit (IC) design from a source technology without radical design restrictions (RDR) to a target technology with RDR, are disclosed. The invention implements a minimum layout perturbation approach that addresses the RDR requirements. The invention also solves the problem of inserting dummy shapes where required, and extending the lengths of the critical shapes and/or the dummy shapes to meet ‘edge coverage’ requirements.

摘要翻译： 公开了一种用于将集成电路（IC）设计从没有激进设计限制（RDR）的源技术迁移到具有RDR的目标技术的方法，系统和程序产品。 本发明实现了解决RDR要求的最小布局扰动方法。 本发明还解决了在需要时插入虚拟形状的问题，并且延伸临界形状和/或虚拟形状的长度以满足“边缘覆盖”要求。

公开(公告)号：US07302651B2

公开(公告)日：2007-11-27

申请号：US10904225

申请日：2004-10-29

申请人： Robert J. Allen ,  Cam V. Endicott ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker ,  Xin Yuan

发明人： Robert J. Allen ,  Cam V. Endicott ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker ,  Xin Yuan

IPC分类号： G06F17/50 ,  G03F1/00 ,  G03C5/00 ,  G01R31/26

CPC分类号： G06F17/5077 ,  G06F17/5068

摘要： A method, system and program product for migrating an integrated circuit (IC) design from a source technology without radical design restrictions (RDR) to a target technology with RDR, are disclosed. The invention implements a minimum layout perturbation approach that addresses the RDR requirements. The invention also solves the problem of inserting dummy shapes where required, and extending the lengths of the critical shapes and/or the dummy shapes to meet ‘edge coverage’ requirements.

摘要翻译： 公开了一种用于将集成电路（IC）设计从没有激进设计限制（RDR）的源技术迁移到具有RDR的目标技术的方法，系统和程序产品。 本发明实现了解决RDR要求的最小布局扰动方法。 本发明还解决了在需要时插入虚拟形状的问题，并且延伸临界形状和/或虚拟形状的长度以满足“边缘覆盖”要求。

公开(公告)号：US07257783B2

公开(公告)日：2007-08-14

申请号：US10905008

申请日：2004-12-09

申请人： Robert J. Allen ,  Cam V. Endicott ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker ,  Xin Yuan

发明人： Robert J. Allen ,  Cam V. Endicott ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker ,  Xin Yuan

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G06F17/5068

摘要： A method, system and program product for migrating an integrated circuit (IC) design from a source technology without radical design restrictions (RDR) to a target technology with RDR, are disclosed. Also, a method, system and program product for migrating an integrated circuit design from a source technology without RDR to a target technology with RDR in which space may be reserved for late insertion of a feature and in which migration first occurs in a primary compaction direction having less tolerant ground rules.

摘要翻译： 公开了一种用于将集成电路（IC）设计从没有激进设计限制（RDR）的源技术迁移到具有RDR的目标技术的方法，系统和程序产品。 另外，一种用于将集成电路设计从没有RDR的源技术迁移到具有RDR的目标技术的方法，系统和程序产品，其中可以保留用于后期插入特征的空间，并且首先在初始压实方向上发生迁移 具有较差的基本规则。

公开(公告)号：US08464189B2

公开(公告)日：2013-06-11

申请号：US12726413

申请日：2010-03-18

申请人： Robert J. Allen ,  Cam V. Endicott ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker ,  Xin Yuan

发明人： Robert J. Allen ,  Cam V. Endicott ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker ,  Xin Yuan

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G06F17/5068

摘要： A method, system and program product for migrating an integrated circuit (IC) design from a source technology without radical design restrictions (RDR) to a target technology with RDR, are disclosed. The invention implements a minimum layout perturbation approach that addresses the RDR requirements. The invention also solves the problem of inserting dummy shapes where required, and extending the lengths of the critical shapes and/or the dummy shapes to meet ‘edge coverage’ requirements.

摘要翻译： 公开了一种用于将集成电路（IC）设计从没有激进设计限制（RDR）的源技术迁移到具有RDR的目标技术的方法，系统和程序产品。 本发明实现了解决RDR要求的最小布局扰动方法。 本发明还解决了在需要时插入虚拟形状的问题，并且延伸临界形状和/或虚拟形状的长度以满足“边缘覆盖”要求。

公开(公告)号：US20100185997A1

公开(公告)日：2010-07-22

申请号：US12726413

申请日：2010-03-18

申请人： Robert J. Allen ,  Cam V. Endicott ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker ,  Xin Yuan

发明人： Robert J. Allen ,  Cam V. Endicott ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker ,  Xin Yuan

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G06F17/5068

摘要： A method, system and program product for migrating an integrated circuit (IC) design from a source technology without radical design restrictions (RDR) to a target technology with RDR, are disclosed. The invention implements a minimum layout perturbation approach that addresses the RDR requirements. The invention also solves the problem of inserting dummy shapes where required, and extending the lengths of the critical shapes and/or the dummy shapes to meet ‘edge coverage’ requirements.

摘要翻译： 公开了一种用于将集成电路（IC）设计从没有激进设计限制（RDR）的源技术迁移到具有RDR的目标技术的方法，系统和程序产品。 本发明实现了解决RDR要求的最小布局扰动方法。 本发明还解决了在需要时插入虚拟形状的问题，并且延伸临界形状和/或虚拟形状的长度以满足“边缘覆盖”要求。

公开(公告)号：US07610565B2

公开(公告)日：2009-10-27

申请号：US11697798

申请日：2007-04-09

申请人： Robert J. Allen ,  Cam V. Endicott ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker ,  Xin Yuan

发明人： Robert J. Allen ,  Cam V. Endicott ,  Fook-Luen Heng ,  Jason D. Hibbeler ,  Kevin W. McCullen ,  Rani Narayan ,  Robert F. Walker ,  Xin Yuan

IPC分类号： G06F17/50

CPC分类号： G06F17/5077 ,  G06F17/5068

摘要： A method, system and program product for migrating an integrated circuit (IC) design from a source technology without radical design restrictions (RDR) to a target technology with RDR, are disclosed. Also, a method, system and program product for migrating an integrated circuit design from a source technology without RDR to a target technology with RDR in which space may be reserved for late insertion of a feature and in which migration first occurs in a primary compaction direction having less tolerant ground rules.

摘要翻译： 公开了一种用于将集成电路（IC）设计从没有激进设计限制（RDR）的源技术迁移到具有RDR的目标技术的方法，系统和程序产品。 另外，一种用于将集成电路设计从没有RDR的源技术迁移到具有RDR的目标技术的方法，系统和程序产品，其中可以保留用于后期插入特征的空间，并且首先在初始压实方向上发生迁移 具有较差的基本规则。