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    Level shifter
    1.
    发明授权
    Level shifter 有权
    电平移位器

    公开(公告)号：US07199617B1

    公开(公告)日：2007-04-03

    申请号：US11111060

    申请日：2005-04-21

    申请人： Gerhard Schrom ,  Dinesh Somasekhar ,  Peter Hazucha ,  Stephen Tang ,  Vivek De

    发明人： Gerhard Schrom ,  Dinesh Somasekhar ,  Peter Hazucha ,  Stephen Tang ,  Vivek De

    IPC分类号： H04K19/094 ,  H04K19/0175

    CPC分类号： H03K19/018528

    摘要： A level shifting device comprises an input stage, a cascode stage, a cross-coupled stage, and an output stage. The input stage may receive a data signal or binary logic input in a first data range, a complement of the data signal, and a first voltage. The cascode stage may receive a first voltage and may be connected to the input stage. The cross-coupled stage may be adapted to isolate the first voltage and may be connected to the cascode stage. The output stage may receive a second voltage, provide an output, and be connected to the cross-coupled stage. The cascode stage may be adapted to provide the first voltage as the output when the logic input is a first value and provide the second voltage as the output when the logic input is a second value. Other embodiments are also claimed and described.

    摘要翻译： 电平移位装置包括输入级，共源共栅级，交叉耦合级和输出级。 输入级可以在第一数据范围内接收数据信号或二进制逻辑输入，数据信号的补码和第一电压。 共源共栅级可以接收第一电压并且可以连接到输入级。 交叉耦合级可以适于隔离第一电压并且可以连接到共源共栅级。 输出级可以接收第二电压，提供输出，并连接到交叉耦合级。 当逻辑输入是第一值时，共源共栅级可以适于提供第一电压作为输出，并且当逻辑输入是第二值时提供第二电压作为输出。 还要求保护和描述其它实施例。

    Purge-based floating body memory
    2.
    发明申请
    Purge-based floating body memory 有权
    基于清洗的浮体记忆

    公开(公告)号：US20060279985A1

    公开(公告)日：2006-12-14

    申请号：US11151982

    申请日：2005-06-14

    申请人： Ali Keshavarzi ,  Stephen Tang ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad Khellah ,  Yibin Ye ,  Vivek De ,  Gerhard Schrom

    发明人： Ali Keshavarzi ,  Stephen Tang ,  Dinesh Somasekhar ,  Fabrice Paillet ,  Muhammad Khellah ,  Yibin Ye ,  Vivek De ,  Gerhard Schrom

    IPC分类号： G11C11/34

    CPC分类号： G11C11/404 ,  G11C2211/4016

    摘要： In general, in one aspect, the disclosure describes a memory array including a plurality of memory cells arranged in rows and columns. Each memory cell includes a transistor having a floating body capable of storing a charge. A plurality of word lines and purge lines are interconnected to rows of memory cells. A plurality of bit lines are interconnected to columns of memory cells. Driving signals provided via the word lines, the purge lines, and the bit lines can cooperate to alter the charge of the floating body region in one or more of the memory cells.

    摘要翻译： 通常，在一个方面，本公开描述了包括以行和列布置的多个存储单元的存储器阵列。 每个存储单元包括具有能够存储电荷的浮动体的晶体管。 多个字线和清除线与存储器单元的行互连。 多个位线被连接到存储器单元的列。 通过字线提供的驱动信号，清除线和位线可以协作以改变一个或多个存储器单元中的浮体区域的电荷。

    Memory cell driver circuits
    4.
    发明申请
    Memory cell driver circuits 有权
    存储单元驱动电路

    公开(公告)号：US20060291265A1

    公开(公告)日：2006-12-28

    申请号：US11169106

    申请日：2005-06-27

    申请人： Gerhard Schrom ,  Fabrice Paillet ,  Tanay Karnik ,  Dinesh Somasekhar ,  Yibin Ye ,  Ali Keshavarzi ,  Muhammad Khellah ,  Vivek De

    发明人： Gerhard Schrom ,  Fabrice Paillet ,  Tanay Karnik ,  Dinesh Somasekhar ,  Yibin Ye ,  Ali Keshavarzi ,  Muhammad Khellah ,  Vivek De

    IPC分类号： G11C17/00

    CPC分类号： G11C17/18

    摘要： A system includes a pull-up circuit to program a memory cell. The pull-up circuit may include a level shifter to receive a control signal, a supply voltage, and one or more of a plurality of rail voltages, each of the plurality of rail voltages substantially equal to a respective integer multiple of the supply voltage, and to generate a second control signal, and a cascode stage. The cascode stage may include a plurality of transistors, a gate voltage of each of the plurality of transistors to be controlled at least in part by a respective one of the second control signal, the supply voltage, and at least one of the plurality of rail voltages, and an output node to provide a cell programming signal.

    摘要翻译： 系统包括用于对存储器单元进行编程的上拉电路。 上拉电路可以包括电平移位器以接收控制信号，电源电压以及多个轨道电压中的一个或多个，多个轨道电压中的每一个基本上等于电源电压的相应整数倍， 并产生第二控制信号和共源共栅级。 共源共栅级可以包括多个晶体管，多个晶体管中的每一个的栅极电压至少部分地由第二控制信号，电源电压和多个轨道中的至少一个轨道 电压和输出节点以提供单元编程信号。

    Timing circuit for separate positive and negative edge placement in a switching DC-DC converter
    6.
    发明授权
    Timing circuit for separate positive and negative edge placement in a switching DC-DC converter 失效
    用于在开关DC-DC转换器中单独的正和负边缘放置的定时电路

    公开(公告)号：US07030676B2

    公开(公告)日：2006-04-18

    申请号：US10748298

    申请日：2003-12-31

    申请人： Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

    发明人： Peter Hazucha ,  Gerhard Schrom ,  Tanay Karnik ,  Vivek De

    IPC分类号： H03H11/26

    CPC分类号： H03K5/135 ,  H02M3/157

    摘要： A timing circuit independently controls placement of the positive and negative edges of a periodic signal. This signal may then be used to control a wide variety of integrated circuit applications. The timing circuit includes separate programmable delay lines and a signal processor. Each delay line delays an input clock signal by a different increment of time. The signal processor then generates a timing signal from the clock signal, where the timing signal has a first edge controlled by the first delayed clock signal and a second edge controlled by the second delayed clock signal. The edges may be controlled so that the timing signal assumes different logical values for different amounts of time, thereby customizing the signal to any application. An example of one application includes using the timing signal control switching in a DC-DC converter.

    摘要翻译： 定时电路独立地控制周期信号的正和负边缘的放置。 然后可以将该信号用于控制各种各样的集成电路应用。 定时电路包括单独的可编程延迟线和信号处理器。 每个延迟线将输入时钟信号延迟不同的时间增量。 信号处理器随后从时钟信号产生定时信号，其中定时信号具有由第一延迟时钟信号控制的第一边沿和由第二延迟时钟信号控制的第二边沿。 可以控制边缘使得定时信号在不同的时间量内采用不同的逻辑值，从而将信号定制到任何应用。 一个应用的示例包括在DC-DC转换器中使用定时信号控制切换。

    Apparatus and method for multi-phase transformers
    7.
    发明申请
    Apparatus and method for multi-phase transformers 有权
    多相变压器的装置及方法

    公开(公告)号：US20060071649A1

    公开(公告)日：2006-04-06

    申请号：US10956192

    申请日：2004-09-30

    申请人： Gerhard Schrom ,  Peter Hazucha ,  Donald Gardner ,  Vivek De ,  Tanay Karnik

    发明人： Gerhard Schrom ,  Peter Hazucha ,  Donald Gardner ,  Vivek De ,  Tanay Karnik

    IPC分类号： G05F1/12

    CPC分类号： H02M3/1584 ,  H01F27/38 ,  H01F27/42 ,  H01F37/00 ,  H01F2038/026

    摘要： A method and apparatus for multi-phase transformers are described. In one embodiment, a coupled inductor topology for the multi-phase transformers comprising N primary inductors. In one embodiment, each primary inductor is coupled to one of N input nodes and a common output node. The transformer further includes N−1 secondary inductors coupled in series between one input node and the common output node. In one embodiment, the N−1 secondary inductors are arranged to couple energy from N−1 of the primary inductors to provide a common node voltage as an average of N input node voltages, wherein N is an integer greater than two. Other embodiments are described and claimed.

    摘要翻译： 描述了用于多相变压器的方法和装置。 在一个实施例中，用于包括N个初级电感器的多相变压器的耦合电感器拓扑。 在一个实施例中，每个主电感器耦合到N个输入节点和公共输出节点之一。 变压器还包括串联耦合在一个输入节点和公共输出节点之间的N-1个次级电感器。 在一个实施例中，N-1次级电感器被布置成耦合来自初级电感器的N-1的能量，以提供公共节点电压作为N个输入节点电压的平均值，其中N是大于2的整数。 描述和要求保护其他实施例。

    DC-DC CONVERTER SWITCHING TRANSISTOR CURRENT MEASUREMENT TECHNIQUE
    10.
    发明申请
    DC-DC CONVERTER SWITCHING TRANSISTOR CURRENT MEASUREMENT TECHNIQUE 有权
    DC-DC转换器开关晶体管电流测量技术

    公开(公告)号：US20120169425A1

    公开(公告)日：2012-07-05

    申请号：US13417763

    申请日：2012-03-12

    申请人： Gerhard Schrom ,  Peter Hazucha ,  Vivek De ,  Tanay Karnik

    发明人： Gerhard Schrom ,  Peter Hazucha ,  Vivek De ,  Tanay Karnik

    IPC分类号： H03F3/04

    CPC分类号： H02M3/155 ,  G01R19/0092 ,  H02M2001/0009

    摘要： A method is described comprising conducting a first current through a switching transistor. The method also comprises conducting a second current through a pair of transistors whose conductive channels are coupled in series with respect to each other and are together coupled in parallel across the switching transistor's conductive channel. The second current is less than and proportional to the first current.

    摘要翻译： 描述了一种方法，其包括通过开关晶体管导通第一电流。 该方法还包括通过一对晶体管导通第二电流，导体沟道相对于彼此串联耦合并且一起并联耦合在开关晶体管的导电沟道上。 第二电流小于并与第一电流成比例。