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公开(公告)号：US5495192A
公开(公告)日：1996-02-27
申请号：US487972
申请日：1995-06-07
申请人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
发明人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
IPC分类号： G11C27/02
CPC分类号： G11C27/026
摘要： A sample and hold circuit to reduce hold error when analog data is held and transferred. The circuit includes a plurality of capacitors and inverters for guaranteeing level, selectively holds an input voltage at one capacitor by a first switching means, transfers charged voltage to a second capacitance by a second switching means and reduces data transfer time.
摘要翻译： 一个采样和保持电路，用于在模拟数据保持和传输时减少保持误差。 电路包括用于保证电平的多个电容器和反相器，通过第一开关装置选择性地保持一个电容器处的输入电压，通过第二开关装置将充电电压传输到第二电容并且减少数据传输时间。
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公开(公告)号：US5440605A
公开(公告)日：1995-08-08
申请号：US242837
申请日：1994-05-16
申请人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
发明人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
CPC分类号： G11C27/024 , G06J1/00
摘要： A multiplication circuit of minimized transfer error having a selector for inputting analog data to one of a plurality of sample hold circuits. The data input in the sample hold circuit is introduced to one of a plurality of multiplication circuits by a multiplexer with multi-input and -output. Data is not transferred between adjacent sample hold circuits.
摘要翻译： 具有最小化传输误差的乘法电路，具有用于将模拟数据输入到多个采样保持电路之一的选择器。 通过具有多输入和输出的多路复用器将采样保持电路中的数据输入引入多个乘法电路中的一个。 相邻采样保持电路之间不传输数据。
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公开(公告)号：US5424973A
公开(公告)日：1995-06-13
申请号：US151307
申请日：1993-11-12
申请人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
发明人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
CPC分类号： G06G7/14
摘要： A subtracting circuit which is capable of performing highly accurate, small scale subtraction. The subtracting circuit includes a first input capacitance receiving a first input voltage, a first set of inverters connected with an output terminal of the first input capacitance, a second input capacitance connected with an output terminal of the first set of inverters and receiving a second input voltage, and a second set of inverters connected with an output terminal of the second input capacitance, each set of inverters having capacitive feedback. The subtracting result is output from the second set of inverters.
摘要翻译： 减法电路，能够执行高精度，小规模的减法。 减法电路包括接收第一输入电压的第一输入电容，与第一输入电容的输出端连接的第一组反相器，与第一组反相器的输出端连接的第二输入电容，并接收第二输入 电压以及与第二输入电容的输出端连接的第二组反相器，每组反相器具有电容反馈。 减法结果从第二组逆变器输出。
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公开(公告)号：US5420807A
公开(公告)日：1995-05-30
申请号：US288077
申请日：1994-08-10
申请人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
发明人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
摘要： A multiplication circuit for multiplying an analog input by a digital input. The digital input has a plurality of bits. The circuit has a circuit input terminal for receiving the analog input and a circuit output terminal for outputting the results of multiplication of the analog input by the digital input. The circuit also has a plurality of capacitances and a plurality of switching devices.
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5.发明授权
公开(公告)号：US5420806A
公开(公告)日：1995-05-30
申请号：US181118
申请日：1994-01-13
申请人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
发明人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
IPC分类号： G06J1/00
CPC分类号： G06J1/00
摘要： A multiplication circuit for controlling an analog input voltage by the use of a switching signal created by a digital voltage so as to either generate an analog output or to cut-off the output. A digital input signal having a plural number of bits with given weights are introduced by use of capacitive coupling, and the resulting total becomes the multiplication result.
摘要翻译： 一种乘法电路，用于通过使用由数字电压产生的开关信号来控制模拟输入电压，以产生模拟输出或截止输出。 通过使用电容耦合引入具有给定权重的多个比特的数字输入信号，并且所得到的总和成为相乘结果。
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公开(公告)号：US5465064A
公开(公告)日：1995-11-07
申请号：US190926
申请日：1994-02-03
申请人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
发明人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
CPC分类号： G06G7/14
摘要： A weighted summing circuit for minimizing bias voltage influence includes capacitive coupling and a closed loop inverter. The weighted summing circuit inputs the output of a capacitive coupling CP.sub.1 to serially connected first and second inverters INV.sub.1 and INV.sub.2, and includes grounded weighted capacitances C.sub.32 and C.sub.11, capacitance C.sub.21 connecting the first and the second inverters INV.sub.1 and INV.sub.2, and a capacitive coupling CP.sub.1 such that the closed loop gains of the first and second inverters INV.sub.1 and INV.sub.2 are substantially equal. The closed loop gains of the first and second inverters INV.sub.1 and INV.sub.2 are balanced.
摘要翻译： 用于最小化偏置电压影响的加权求和电路包括电容耦合和闭环逆变器。 加权求和电路将电容耦合CP1的输出输入到串联的第一和第二反相器INV1和INV2，并且包括接地加权电容C32和C11，连接第一和第二反相器INV1和INV2的电容C21和电容耦合CP1 使得第一和第二反相器INV1和INV2的闭环增益基本相等。 第一和第二反相器INV1和INV2的闭环增益被平衡。
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公开(公告)号：US5416439A
公开(公告)日：1995-05-16
申请号：US174065
申请日：1993-12-28
申请人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
发明人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
CPC分类号： G06J1/00
摘要： An analog calculating circuit capable of storing data.A calculating circuit according to the present invention converts an analog voltage level to a time value by using a charging voltage of an RC circuit and stores the time value as a number of clock cycles in a digital counter. The circuit then converts another voltage level to a second time value and either adds the second time value to or subtracts it from the first time value. This yields a time value corresponding to a multiplication or division, respectively, of the analog voltage levels.
摘要翻译： 一种能够存储数据的模拟计算电路。 根据本发明的计算电路通过使用RC电路的充电电压将模拟电压电平转换为时间值，并将时间值作为时钟周期数存储在数字计数器中。 然后，电路将另一电压电平转换为第二时间值，并将第二时间值与第一时间值相加或相减。 这产生分别对应于模拟电压电平的乘法或除法的时间值。
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公开(公告)号：US5381375A
公开(公告)日：1995-01-10
申请号：US137736
申请日：1993-10-19
申请人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
发明人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
CPC分类号： G11C27/024 , G11C27/005
摘要： A memory device capable of storing a time element. The memory device includes: i) a threshold element outputting a voltage output when a gate voltage reaches a threshold voltage; ii) two inputs capacitive coupling connected to a gate of the threshold element; iii) the first RC circuit connected to the first input of the two inputs capacitive coupling; iv) the first RC circuit charging capacitance by the constant number in the predetermined time through the predetermined reference voltage inputs; v) the charging voltage of the capacitance inputted into the two inputs capacitive coupling, and vi) an output of the threshold element connected to a memory element whose parameter is time.
摘要翻译： 一种能够存储时间元素的存储器件。 存储器件包括：i）当栅极电压达到阈值电压时，输出电压输出的阈值元件; ii）连接到阈值元件的栅极的两个输入电容耦合; iii）第一个RC电路连接到两个输入的第一个输入电容耦合; iv）通过预定的参考电压输入，在预定时间内通过恒定数量的第一RC电路充电电容; v）输入到两个输入电容耦合的电容的充电电压，以及vi）连接到参数为时间的存储元件的阈值元件的输出。
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公开(公告)号：US5361219A
公开(公告)日：1994-11-01
申请号：US158295
申请日：1993-11-29
申请人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
发明人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
IPC分类号： G06J1/00
CPC分类号： G06J1/00
摘要： A multiplication circuit for directly multiplying analog and digital data without converting the analog data into digital data or the digital data into analog data. The multiplication circuit controls an analog input voltage by the use of a switching signal of a digital voltage so as to generate an analog output or to cut-off the output. Digital input signals b.sub.0 to b.sub.7 corresponding to a plural number of bits are integrated and given corresponding weights by use of a capacitive coupling unit, and a sign bit is added by the capacitive coupling unit by giving the sign bit double the weight of the most significant bit of the digital input.
摘要翻译： 一个乘法电路，用于直接将模拟和数字数字相乘而不将模拟数据转换为数字数据或将数字数据转换为模拟数据。 乘法电路通过使用数字电压的开关信号来控制模拟输入电压，以产生模拟输出或截止输出。 通过使用电容耦合单元将对应于多个位的数字输入信号b0至b7积分并给出相应的权重，并且通过给符号位加上最高有效位权重的符号位，由电容耦合单元加上符号位 位的数字输入。
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公开(公告)号：US5469102A
公开(公告)日：1995-11-21
申请号：US196837
申请日：1994-02-15
申请人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
发明人： Guoliang Shou , Weikang Yang , Sunao Takatori , Makoto Yamamoto
CPC分类号： G06G7/14
摘要： A summing circuit for executing summing of analog data with sign. The summing circuit includes two serially connected inverters INV1 and INV2, each having a feed back line, and selectively inputs data D1 to D8 to one of the first or the second stages, corresponding to positive/negative sign signals S1 to S8.
摘要翻译： 用于执行模拟数据与符号相加的求和电路。 求和电路包括两个串联的反相器INV1和INV2，每个具有反馈线，并且对应于正/负号信号S1至S8，选择性地将数据D1至D8输入到第一或第二级中的一个。
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