利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

19 条记录 (耗时 0.022 秒)

    An enhanced processor buffered interface for multiprocessor systems
    3.
    发明授权
    An enhanced processor buffered interface for multiprocessor systems 失效
    用于多处理器系统的增强型处理器缓冲接口

    公开(公告)号：US5564008A

    公开(公告)日：1996-10-08

    申请号：US456774

    申请日：1995-06-01

    申请人： David J. Foster

    发明人： David J. Foster

    IPC分类号： G06F15/17 ,  G06F13/16 ,  G06F15/167 ,  G06F15/00

    CPC分类号： G06F13/1673 ,  G06F13/1657 ,  G06F15/167

    摘要： An Enhanced Processor Buffered Interface (22c) for use in a multiprocessor system (10). The Enhanced Processor Buffered Interface executes an Atomic Fetch and Add operation for maintaining multiprocessor consistency and for minimizing the required participation of an attached processor (22a) in reading and writing locked memory locations, supports interleaved memory banks (22d) that operate with burst mode memory accesses at rates of up to 400 MBytes/sec, includes switchable state machines (52, 54, 100) to selectively provide wait-states as required for supporting different memory access timings, and furthermore provides an improved serial interface to an external multi-element LED display (110).

    摘要翻译： 一种用于多处理器系统（10）中的增强型处理器缓冲接口（22c）。 增强型处理器缓冲接口执行原子获取和添加操作，用于维持多处理器一致性，并且最小化附加处理器（22a）在读取和写入锁定的存储器位置时所需的参与，支持使用突发模式存储器操作的交错存储器组（22d） 可以以高达400兆字节/秒的速率访问，包括可切换状态机（52,54,100），以根据需要有选择地提供等待状态以支持不同的存储器访问定时，并且还提供改进的串行接口到外部多元件 LED显示器（110）。

    Brake system
    4.
    发明授权
    Brake system 失效
    刹车系统

    公开(公告)号：US4057301A

    公开(公告)日：1977-11-08

    申请号：US697954

    申请日：1976-06-21

    申请人： David J. Foster

    发明人： David J. Foster

    IPC分类号： B60T7/04 ,  B60T8/26 ,  B60T8/32 ,  B60T8/34 ,  B60T8/44 ,  B60T13/72 ,  B60T8/04

    CPC分类号： B60T8/3265 ,  B60T13/72 ,  B60T7/042 ,  B60T8/26 ,  B60T8/346 ,  B60T8/448

    摘要： A differential pressure brake system for a vehicle with one master cylinder and booster assembly operating the rear wheel brakes and another such assembly operating the front wheel brakes. Each booster is controlled by its own valve, which is in turn controlled by signals from a logic module receiving vehicle deceleration demand signals and wheel deceleration and/or wheel velocity signals. A single brake pedal acts through a force sensor and a whiffletree to provide for mechanical master cylinder operation and reaction. The pressure chambers in the boosters are operated to change the direction of differential pressure generated force from a brake release direction to a brake apply direction when the boosters are operated.

    摘要翻译： 一种用于车辆的差压制动系统，其具有操作后轮制动器的一个主缸和增压组件以及操作前轮制动器的另一个这样的组件。 每个升压器由其自己的阀门控制，阀门又由来自接收车辆减速需求信号和车轮减速度和/或车轮速度信号的逻辑模块的信号控制。 单个制动踏板通过一个力传感器和一个机构来提供机械主缸操作和反应。 当增压器工作时，增压器中的压力室被操作以改变从制动器释放方向到制动器施加方向的压差产生力的方向。

    Method and apparatus for analyzing quality traits of grain or seed
    5.
    发明授权
    Method and apparatus for analyzing quality traits of grain or seed 有权
    分析谷物或种子品质性状的方法和装置

    公开(公告)号：US08031910B2

    公开(公告)日：2011-10-04

    申请号：US10928760

    申请日：2004-08-27

    申请人： Michael A. Jones ,  David J. Foster ,  Doris M. Rimathe

    发明人： Michael A. Jones ,  David J. Foster ,  Doris M. Rimathe

    IPC分类号： G06K9/00

    CPC分类号： G01N15/1475

    摘要： The present invention relates generally to an apparatus for and a method of measuring and selecting grain for use in milling, or seed for use in plant breeding. Said method is adapted to optically analyze seeds/grains to qualitatively and quantitatively characterize the seed/grain, and more particularly, to analyze the gradation of color, whiteness, and hard endosperm of the seed/grain. This method and apparatus perform color image analysis of seed/grain sample(s) to characterize multiple quality traits.

    摘要翻译： 本发明一般涉及用于测量和选择用于研磨或用于植物育种的种子的谷物的装置和方法。 所述方法适用于光学分析种子/颗粒以定性和定量地表征种子/颗粒，更具体地，分析种子/颗粒的颜色，白度和硬胚乳的等级。 该方法和装置对种子/谷物样品进行彩色图像分析，以表征多种质量特征。

    Enhanced processor buffered interface for multiprocess systems
    6.
    发明授权
    Enhanced processor buffered interface for multiprocess systems 失效
    用于多进程系统的增强型处理器缓冲接口

    公开(公告)号：US5634034A

    公开(公告)日：1997-05-27

    申请号：US456776

    申请日：1995-06-01

    申请人： David J. Foster

    发明人： David J. Foster

    IPC分类号： G06F15/17 ,  G06F13/16 ,  G06F15/167 ,  G06F12/00

    CPC分类号： G06F13/1673 ,  G06F13/1657 ,  G06F15/167

    摘要： An Enhanced Processor Buffered Interface (22c) for use in a multiprocessor system (10). The Enhanced Processor Buffered Interface executes an Atomic Fetch and Add operation for maintaining multiprocessor consistency and for minimizing the required participation of an attached processor (22a) in reading and writing locked memory locations, supports interleaved memory banks (22d) that operate with burst mode memory accesses at rates of up to 400 MBytes/sec, includes switchable state machines (52, 54, 100) to selectively provide wait-states as required for supporting different memory access timings, and furthermore provides an improved serial interface to an external multi-element LED display (110).

    摘要翻译： 一种用于多处理器系统（10）中的增强型处理器缓冲接口（22c）。 增强型处理器缓冲接口执行原子获取和添加操作，用于维持多处理器一致性，并且最小化附加处理器（22a）在读取和写入锁定的存储器位置时所需的参与，支持使用突发模式存储器操作的交错存储器组（22d） 可以以高达400兆字节/秒的速率访问，包括可切换状态机（52,54,100），以根据需要有选择地提供等待状态以支持不同的存储器访问定时，并且还提供改进的串行接口到外部多元件 LED显示器（110）。

    Multiprocessor system having local write cache within each data processor node
    10.
    发明授权
    Multiprocessor system having local write cache within each data processor node 失效
    在每个数据处理器节点内具有本地写缓存的多处理器系统

    公开(公告)号：US5327570A

    公开(公告)日：1994-07-05

    申请号：US734432

    申请日：1991-07-22

    申请人： David J. Foster ,  Armando Garcia ,  Robert B. Pearson

    发明人： David J. Foster ,  Armando Garcia ,  Robert B. Pearson

    IPC分类号： G06F13/00 ,  G06F13/36 ,  G06F13/40 ,  G06F15/16 ,  G06F9/00

    CPC分类号： G06F13/4018

    摘要： A multiprocessor data processing system (10), and a method of operating same, so as to provide efficient bandwidth utilization of shared system resources (24, 26). The system includes a plurality of processor nodes, each of which includes a data processor (22a, 28a). A first step of a method buffers data written by a data processor to a first bus (23a), prior to the data being transmitted to a second bus (32). Also buffered are byte enable (BE) signals generated by the data processor in conjunction with the data written by the data processor. A next step performs a main memory (26) write operation by transmitting the buffered data to the second bus; responsive to the stored BE signals, also transmitting a control signal for indicating if a memory write is to be accomplished as a read-modify-write (RMW) type of memory operation; and transmitting the stored BE signals to the second bus. A further step couples the data, the RMW signal, and the BE signals from the second bus to a third bus (24) for reception by the main memory.

    摘要翻译： 一种多处理器数据处理系统（10）及其操作方法，以便提供共享系统资源（24,26）的有效带宽利用率。 该系统包括多个处理器节点，每个处理器节点包括数据处理器（22a，28a）。 在将数据发送到第二总线（32）之前，方法的第一步是将由数据处理器写入的数据缓冲到第一总线（23a）。 缓冲还包括由数据处理器与由数据处理器写入的数据相结合的字节使能（BE）信号。 下一步骤通过将缓冲的数据发送到第二总线来执行主存储器（26）的写入操作; 响应于所存储的BE信号，还发送用于指示是否将存储器写入作为读取 - 修改 - 写入（RMW）类型的存储器操作来实现的控制信号; 以及将所存储的BE信号发送到第二总线。 另一步骤将数据，RMW信号和BE信号从第二总线耦合到第三总线（24）以供主存储器接收。